Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

下载 PDF
ID 683834
日期 5/11/2020
Public
文档目录
文档目录 x
1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 Intel® Stratix® 10和 Intel® Agilex™ PR比特流兼容性检查 Intel® Arria® 10和 Intel® Cyclone® 10 GX PR比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

1.6.9.2. 部分重配置比特流兼容性检查

部分重配置比特流兼容性检查会验证重配置比特流的兼容性，以防止不兼容PR比特流的配置。以下部分对PR比特流兼容性检查支持作了描述。
图 31. PR比特流兼容性检查

Intel® Stratix® 10和 Intel® Agilex™ PR比特流兼容性检查

对于 Intel® Stratix® 10和 Intel® Agilex™ 设计，默认情况下会在Compiler和Secure Device Manager (SDM)固件中自动使能PR比特流兼容性检查。以下限制作用于PR设计如果使能了PR比特流兼容性检查：

  • 固件最多支持32个父PR区域，与层次化部分重配置层的数量无关。
  • PR设计最多可以有六个层次化部分重配置层。
  • 没有层次结构的PR设计最多可以有32个区域。
  • PR设计中的任何父PR区域(如果是层次化的)最多有15个子PR区域。子PR区域被计入32个PR区域的总限制。

当使能了PR比特流兼容性检查时，如果PR设计超出了这些限制，那么Compiler会生成一个错误。

如果您需要的PR区域超出此限制所允许的范围，或者要禁用PR比特流兼容性检查，那么可以将以下assignment添加到.qsf文件中： 
set_global_assignment -name ENABLE_PR_POF_ID OFF
将此assignment设置为off时，32个总区域数的限制不适用于Compiler。
注： 如果需要PR比特流认证功能用于您的设计，那么必须通过将global assignment ENABLE_PR_POF ID设置为ON来使能PR比特流兼容性检查。默认设置为ON。

Intel® Arria® 10和 Intel® Cyclone® 10 GX PR比特流兼容性检查

对于 Intel® Arria® 10和 Intel® Cyclone® 10 GX设计，当从IP Catalog例化Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP时，通过开启Enable bitstream compatibility check选项来使能或者禁用PR比特流兼容性检查。

PR IP验证部分重配置PR Bitstream文件(.rbf)。当使能比特流兼容性检查时，PR .pof ID被编码为PR比特流的第71个字。如果PR IP检测到一个不兼容的比特流，那么PR IP将停止PR操作，状态输出报告一个错误。

当开启Enable bitstream compatibility check时，PR Controller IP core创建一个PR bitstream ID并在配置对话框中显示比特流ID。对于层次化PR设计的比特流兼容性检查，请参考AN 806: Hierarchical Partial Reconfiguration Tutorial for Intel® Arria® 10 GX FPGA Development Board中的相应步骤。

相关信息
二级标题