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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计)
下表列出了比特流加密和压缩的有效组合。Clock-to-Data (CD)比定义为每个数据周期在下一个时钟周期之前必须保持有效的时钟周期数。例如,CD比为4意味着数据必须在下一个周期之前的4个时钟周期内保持有效。 增强解压缩使用与普通比特流相同的CD比(即,关闭加密和压缩功能)。使能增强压缩后,请始终参考x16数据宽度。如果同时使用压缩和增强压缩,那么CD比遵循压缩比特流-4。如果同时使用压缩和增强压缩,那么CD比率遵循常规比特流-1。
配置数据宽度 | AES加密 | 基本压缩 | CD比 |
---|---|---|---|
x8 | Off | Off | 1 |
Off | On | 2 | |
On | Off | 1 | |
x16 | Off | Off | 1 |
Off | On | 4 | |
On | Off | 2 | |
x32 | Off | Off | 1 |
Off | On | 8 | |
On | Off | 4 |
对不同的比特流类型使用比特流加密和压缩的有效组合和CD比表中的指定的确切CD比。普通.rbf的CD比必须为1。压缩的.rbf的CD比必须为2、4或8,具体取决于宽度。不要将CD比指定为支持不同比特流类型的必要最小值。
注: 对于 Intel® Stratix® 10或者 Intel® Agilex™ 设计, Intel® Quartus® Prime软件不支持比特流加密和压缩。