仅对英特尔可见 — GUID: mmi1467223443567
Ixiasoft
仅对英特尔可见 — GUID: mmi1467223443567
Ixiasoft
1.5.5. 为PR区域创建冻结逻辑(freeze logic)
直到部分重配置完成并且PR区域被复位之后,PR区域才能驱动有效数据。冻结对于从PR区域驱动的控制信号非常重要。
冻结技术是可选的,具体取决于设计的特定特征。冻结逻辑必须位于设计的静态区域中。一种常见的冻结技术是在PR区域的每个输出上例化2-to-1多路复用器,以在部分重配置期间保持输出恒定。
另一种冻结技术是将PR区域的所有输出寄存在静态区域中。然后,在部分重配置期间,使用使能信号将这些寄存器的输出保持恒定。
Partial Reconfiguration Region Controller IP core包括其控制区域的一个冻结端口。包含此IP组件及系统级控制逻辑,以冻结PR区域输出。对于包含多个PR区域的设计,对设计中的每个PR区域均例化一个PR Region Controller IP core。 Intel® Quartus® Prime软件包含 Avalon® -MM Freeze Bridge和 Avalon® -ST Freeze Bridge Intel® FPGA IP core。您可以使用这些IP core来实现冻结逻辑,也可以为这些标准接口类型设计自己的冻结逻辑。
静态区域逻辑必须独立于PR区域的所有输出,以实现连续操作。通过添加相应的冻结逻辑来控制PR区域的输出。