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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP与 Intel® Arria® 10或者 Intel® Cyclone® 10 GX PR控制模块接口连接以管理比特流源。
当通过一个内部PR主机、 Nios® II处理器、 PCI Express* 或者Ethernet接口执行部分重配置时,您可以在 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计中使用此IP core。
在部分重配置期间,将存储在FPGA外部的PR比特流发送到FPGA内部的PR控制模块。此通信使控制模块能够对重配置FPGA中的PR区域所需的CRAM比特进行更新。PR比特流包含重配置特定PR区域所需的指令(操作码)和配置比特。
图 22. Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
从 Intel® Quartus® Prime IP Catalog (Tools > IP Catalog)例化IP core,自动连接IP到 Intel® Arria® 10或者 Intel® Cyclone® 10 GX PR控制模块。
如果您创建自己的自定义逻辑来执行IP core的功能,那么需要手动例化控制模块以与FPGA系统进行通信。