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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
Intel® Stratix® 10和 Intel® Agilex™ 器件支持可选的PR比特流安全性验证,确认在PR区域角色加载到FPGA之前对平台完整性或机密性没有造成威胁。
当您许可并使能PR比特流安全性验证时,Programmer在生成PR比特流之前执行bit ownership,signals peek,poke和contention检查。如果Programmer不能根据Secure Mask Settings file (.smsf)来验证PR person pmsf文件,那么PR比特流生成将终止。
注: PR比特流安全性验证仅支持 Intel® Stratix® 10和 Intel® Agilex™ 器件。Hierarchical PR (HPR)设计不支持PR比特流安全性验证。此功能要求单独的许可和.qsf设置,如使用PR比特流安全性验证( Intel Stratix 10和 Intel Agilex 设计)所述。
PR比特流安全性验证支持多租户FPGA使用,例如,当Platform Owner对单个器件进行分区以托管多个第三方客户端时。Platform Owner可能不信任客户端,并且客户端可能不会彼此信任,但是客户端会信任Platform Owner。PR比特流安全性验证可为Platform Owner和客户端提供保护,以防止任何一方破坏专有服务器,客户端配置,或被随后的部分重配置发起窥视(peek)或戳(poke)攻击。
在这种多租户情况下,PR比特流安全性验证可以防止如下已知威胁:
- Changing bits in an PR region owned by another party—PR角色可能会向其他客户端的角色注入功能更改,并可能导致DOS或PDOS攻击,引起意外功能或重定向来自未拥有角色的信号。
- Poke Attack—PR角色可能会通过戳线路(poking on its wires)而破坏其他PR区域输入的数据。
- Peek Attack—PR角色可以潜在地查看其他PR区域的布线线路上的值,以窥探其数据。
- Excessive Power Consumption—PR角色可能会由于PR区域内的线路争用而导致FPGA功耗过大。