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Ixiasoft
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1.1. 部分重配置术语
本文参考以下术语对部分重配置进行解释:
术语 | 描述 |
---|---|
平面图(Floorplan) |
器件上物理资源的布局。创建一个设计平面图或平面图是将逻辑设计层次结构映射到器件中物理区域的过程。 |
层次化部分重配置(Hierarchical Partial Reconfiguration) | 同一设计中包括多个父设计和子设计分区或者嵌套分区的部分重配置。 |
PR控制模块(PR control block) |
Intel® Arria® 10和 Intel® Cyclone® 10 GX FPGA中的专用模块。PR控制模块处理PR请求,握手协议,并验证循环冗余校验(CRC)。 |
PR主机(PR host) |
协调PR的系统。PR host与PR control block ( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)或者Secure Device Manager ( Intel® Stratix® 10和 Intel® Agilex™ 设计)进行通信。在FPGA (内部的PR host)内或者芯片或者微处理器中实现PR host。 |
PR分区(PR partition) |
指定为Reconfigurable的设计分区。一个PR工程可以包含一个或者多个PR分区。 |
PR Solutions Intel® FPGA IP |
简化PR握手和冻结逻辑的实现的 Intel® FPGA IP的套件。 |
PR区域(PR region) |
FPGA器件的物理部分,需要进行部分重配置。在基本配置设计中完全定义PR区域。一个器件可以包含多个PR区域。 PR区域可以是core-only,例如LAB,RAM或DSP。绿色比特流配置PR区域。 |
PR角色(PR persona) |
在一个PR区域中的一个特定PR分区实现。一个PR区域可以包含多个角色。静态区域仅包含一个角色。 |
修订版(Revision) |
工程的一个版本的设置和约束的集合。 Intel® Quartus® Prime Settings File (.qsf)保留工程的每个修订版。 Intel® Quartus® Prime工程可以包含几个修订版。修订版使您能够在单个工程中组织设计的多个版本。 |
Secure Device Manager (SDM) | Intel® Agilex™ 和 Intel® Stratix® 10器件中一个基于三重冗余处理器的模块,在通过配置网络将数据发送到可配置节点之前,对模块接收的配置数据执行认证,解密和解压缩。 |
快照(Snapshot) |
一个Compiler阶段的输出。您可以导出综合或最终编译结果快照。 |
静态区域(Static region) |
工程中未被PR区域占用的所有区域。将静态区域与设计的顶级分区相关联。静态区域包含器件的核心位置和外围位置。蓝色比特流配置静态区域。 |
静态更新部分重配置(Static update partial reconfiguration) | 支持进行更改,而无需重新编译所有角色的一个静态区域。对于为降低风险而需要更改但从不需要运行时重配置的设计中的一部分,此技术很有用。 |