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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.3. 内部主机部分重配置
在内部主机控制中,一个内部控制器,一个 Nios® II处理器或者一个接口(例如 PCI Express* ( PCIe* )或者Ethernet)直接与 Intel® Arria® 10或者 Intel® Cyclone® 10 GX PR控制模块或者 Intel® Stratix® 10和 Intel® Agilex™ 器件中的SDM进行通信。
要将PR比特流传输到PR控制模块或者SDM中,则要使用Partial Reconfiguration Controller IP core上的 Avalon® -MM接口。当器件进入用户模式中时,使用PR内部主机通过FPGA内核架构启动部分重配置。
注: 如果对PR主机创建您自己的控制逻辑,那么此逻辑必须满足PR接口要求。
图 3. 内部主机PR (Internal Host PR)
当通过一个内部主机进行部分重配置时,使用专用PR管脚(PR_REQUEST、PR_READY、PR_DONE和PR_ERROR)作为普通I/O。实现静态区域逻辑来检索外部存储器中的PR编程比特流,以供内部主机进行处理。
图 4. 使用一个内部PR主机的 Intel® Arria® 10 FPGA系统
通过 PCI Express* 链路发送编程比特流以进行部分重配置。然后,使用PR控制逻辑处理比特流, 并将比特流发送到PR IP core以进行编程。nCONFIG将器件从用户模式移至器件配置模式。
1 nCONFIG可以锁定器件并强制重启(power-cycle)。由于使用不当,PR编程可能会损坏静态逻辑,从而导致配置模块的内核时钟输入与无响应配置的连接断开。在翻转nCONFIG之前必须复位PR IP。