仅对英特尔可见 — GUID: esc1445897296519
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2.2.5. 时钟同步策略
简单时钟域交叉显示了一个简单的同步方案,其中包括一条从第一个域(蓝色)中的一个寄存器直接到下一个域(红色)中的一个寄存器的路径。
若要在红色域中增添延迟来进行重定时,则要添加在简单时钟域交叉中添加延迟中显示的寄存器。
在多个位置上的时钟域交叉显示了一个域交叉结构,此结构在 Intel® Hyperflex™ 体系结构FPGA中不是最优的,但存在于使用其他目标器件系列的设计中。此设计在蓝色时钟域与红色时钟域之间包含一些组合逻辑。此设计没有正确地同步逻辑,您无法灵活地添加寄存器。蓝色时钟域驱动组合逻辑,此逻辑包含红色域启动的路径。
在多个时钟域交叉位置添加延迟显示在红色时钟域的边界上添加延迟,而无需在一条红色到红色域路径上添加寄存器。否则,路径会变得不平衡(相对于时钟边沿上的周期行为),从而可能会改变设计功能。虽然是可能的,但在这种情况下添加延迟是有风险的。在添加延迟之前要彻底分析各种路径。
对于 Intel® Hyperflex™ 体系结构FPGA,在进入组合逻辑前要同步时钟交叉路径。与前面的示例进行比较时,添加延迟会更加简单。
时钟域同步改进显示了蓝色域寄存器在进入组合逻辑之前与红色域同步。此方法允许在同步寄存器之前安全地添加流水线寄存器,而不会无意中接触红色到红色路径。实现此同步方法以实现 Intel® Hyperflex™ 体系结构FPGA中的最高性能。