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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations)
通常,FPGA设计包括一些对额外延迟不敏感的位置,例如在时钟域边界,主要功能模块之间的连接和错误路径。最佳设计实践建议在时钟域边界或主要功能模块之间添加流水线级以改善时序。但是,添加过多的流水线级也会使面积使用量增加,同时增加布线拥塞。
英特尔® Quartus® Prime软件的当前版本包括一些新特性,有助于改善对额外延迟不敏感的设计路径的时序性能。 Hyper-Retimer现在可以在标记为对延迟不敏感的假路径上自动添加流水线级,并在您指定的寄存器中插入适当数量的流水线级。Hyper-Retimer将添加的寄存器重定时到设计的时序关键部分。 Hyper-Retimer添加的流水线级的数量可以针对每个编译而更改,或者在更改设计的任何时候而更改。
注:
- 如果不指定对延迟不敏感的伪路径或者使用自动流水线,那么Hyper-Retimer输出网表与RTL是周期等效。
- 如果指定对延迟不敏感的伪路径或者使用自动流水线,那么Hyper-Retimer输出网表与RTL不是循环等效的。因此,仿真和验证环境必须适应电路延迟的变化才能使用这些技术。