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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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7.1.2. Black-boxing VHDL模块
在black-boxing VHDL中,保持entity不变,但要删除体系结构。在有多个体系结构的情况下,要确保将它们全部删除。
之前:
-- k-bit 2-to-1 multiplexer LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY mux2tol IS GENERIC ( k : INTEGER := 8) ; PORT ( V, W : IN STD_LOGIC_VECTOR(k-1 DOWNTO 0) ; Sel : IN STD_LOGIC ; F : OUT STD_LOGIC_VECTOR(k-1 DOWNTO 0) ) ; END mux2tol ; ARCHITECTURE Behavior OF mux2to1 IS BEGIN PROCESS ( V, W, Sel ) BEGIN IF Sel = '0' THEN F <= V ; ELSE F <= W ; END IF ; END PROCESS ; END Behavior ;
之后:
-- k-bit 2-to-1 multiplexer LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY mux2tol IS GENERIC ( k : INTEGER := 8) ; PORT ( V, W : IN STD_LOGIC_VECTOR(k-1 DOWNTO 0) ; Sel : IN STD_LOGIC ; F : OUT STD_LOGIC_VECTOR(k-1 DOWNTO 0) ) ; END mux2tol ; ARCHITECTURE Behavior OF mux2to1 IS BEGIN END Behavior ;
除了black-boxing模块,也必须分配给其他模块一个空的设计分区。分区可以防止与排除模块连接的逻辑在综合期间被优化。
创建一个新的分区:
- 在Project Navigator Hierarchy标签,右击black-boxed模块,然后点击Design Partition > Set as Design Partition。
- 对于Empty,选择Yes。
- 将所有的black-box模块添加到此分区中。
图 133. 创建新的空分区