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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining)
Hyper-Pipelining简化了传统流水线的这一进程。传统流水线包括以下设计修改:
- 在逻辑云之间添加两个寄存器
- 修改HDL将第三个寄存器(或者流水线级)插入到设计的逻辑云中,也就是Logic Cloud 2。此寄存器插入在HDL中有效地创建了Logic Cloud 2a和Logic Cloud 2b
图 28. 传统流水线用户修改
图 29. Hyper-Pipelining用户修改Hyper-Pipelining简化了添加寄存器的这一进程。在设计RTL中的一个位置共添加了寄存器Pipe 1、Pipe 2和Pipe 3。然后,在设计编译期间,Compiler重定时电路上的寄存器以找到路径上的最佳布局。此优化缩短了路径延迟,并最大化设计的操作频率。
图 30. Hyper-Pipelining和Hyper-Retiming实现下图显示了重定时阶段完成优化后的额外寄存器的实现。
在Hyper-Pipelining流程中完成的实现不同于传统的流水线流程, 不同之处表现在Pipe 3寄存器的位置。由于Compiler了解当前电路实现,包括布线,因此Compiler能够更有效地定位总寄存器,以满足设计的最大操作频率。Hyper-Pipelining需要的操作要比传统的流水线技术少很多,这是因为您可以在数据通路的方便位置上布局寄存器。Compiler自动优化寄存器布局。