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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.2. 流水线和延迟
在路径中添加流水线寄存器会增加一个信号值在路径上传播所需要的时钟周期数。增加时钟频率能够抵消增加的延迟。
图 31. Hyper-Pipeline缩短的延迟此示例显示了一个有275 MHz fMAX要求的上一代Intel FPGA。由于3.5 ns延迟限制了路径,因此左侧路径达到286 MHz。数据需要三个周期传播到寄存器流水线。275 MHz上的三个周期计算成10.909 ns,也就是数据传播到流水线需要的时间。
如果重新定位一个 Intel® Hyperflex™ 体系结构FPGA将fMAX要求加倍到550 MHz,那么图中右侧上路径显示一个额外的流水线级如何重定时。由于1.8 ns延迟的限制,路径现在达到555 MHz。数据需要四个周期传播到寄存器流水线。550 MHz上的四个周期为7.273 ns,也就是数据传播到流水线需要的时间。
与三阶段的流水线相比,如果目标是保持传播到四阶段的流水线的时间,那么需要通过提高第二个版本的fMAX到367 MHz 来满足第一个版本的10.909 ns延迟。此技术可产生275 MHz的33%提升。