仅对英特尔可见 — GUID: cak1488915714474
Ixiasoft
2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
仅对英特尔可见 — GUID: cak1488915714474
Ixiasoft
2.4.2.1.3. 在Timing Analyzer中查看时钟
Timing Analyzer报告受长时钟路径限制的高速时钟。打开Fmax Summary报告来查看受高最小脉冲宽度违规(high minimum pulse width violations)(tCH)或者低最小脉冲宽度违规(low minimum pulse width violation)(tCL)限制的任何时钟 fMAX。
在Timing Analyzer中查看时钟网络数据:
- 打开一个工程。
- 在Compilation Dashboard上点击Timing Analysis。时序分析完成后,Timing Analyzer文件夹出现在Compilation Report中。
- 在Slow 900mV 100C Model文件夹下,点击Fmax Summary报告。
- 要查看最小脉冲宽度违规的详细路径信息,在Compilation Report中右击Minimum Pulse Width Summary报告,然后点击Generate Report in Timing Analyzer。Timing Analyzer加载时序网表。
- 点击Reports > Custom Reports > Report Minimum Pulse Width。
- 在Report Minimum Pulse Width对话框中, 指定用于自定义报告输出的选项,然后单击OK。
- 在Slow 900mV 100C Model报告中查看长时钟布线报告的数据通路详细信息。
图 62. 最小脉冲宽度详情显示长时钟布线