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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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7.1.6. 升级过时的IP内核
英特尔® Quartus® Prime软件会提醒您设计中的过时IP组件。 除非被黑箱化(black-boxed),否则要将每个过时IP组件都升级到当前版本:
- 点击Project > Upgrade IP Components更新组件到最新版本。
- 要升级一个或多个支持自动升级的IP内核,需确保开启Auto Upgrade选项,并点击Perform Automatic Upgrade。Status和Version列在升级完成时更新。当升级一个IP内核时会自动重新生成使用任何IP内核的实例设计。
- 如要手动升级一个单独的IP内核,则需要选择IP内核并点击Upgrade in Editor (或者双击IP内核名称)。参数编辑器打开,使您能够调整参数并重新生成最新版本的IP内核。
注: 您不能升级某些IP组件。如果这些组件很重要(例如PLL),那么要修改设计并替换成最新的兼容IP组件。