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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.3. 快进限制(Fast Forward Limit)
当关键路径上没有可用的Hyper-Register位置时,关键链有Path Limit的限制原因,设计无法更快地运行,也不能实现进一步的重定时。Path Limit还表明达到了当前布局布线结果的性能限制。
当关键链是Path Limit时,Path Info列显示信息。此列指示链太长。然而,通过将一个寄存器重定时到链中可以提高性能。如果报告在 Register列中没有列出旁路的Hyper-Register的条目,那么表明没有可用的Hyper-Register位置。
Path Limit不是指关键链已经达到固有硅性能的极限,而是表明当前的布局布线有报告的性能极限。另一个编译能够产生一个不同的布局,使Hyper-Retiming能够实现特定关键链上的更高的性能。导致路径限制的一个常见原因是当寄存器还没有被封装进hard DSP或RAM模块中的专用的输入输出寄存器时。