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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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7.1.3. 时钟管理
black-boxing相应逻辑后,要确保设计中的所有寄存器都还接收时钟信号。所有的PLL必须存在。识别出任何存在于black-boxed模块中的时钟。如果这出现在您的设计中,那么您要重新创建此时钟,否则会将寄存器下游标记为为unclocked。这会改变设计的逻辑功能,因为综合能够移除那些不接收时钟的寄存器。检查.sdc文件中的时钟定义以确定此文件是否在其中的一个black-boxed模块中指定一个时钟定义。对于一个特定的模块,能够出现几种情况:
- 此模块中有一个时钟定义:
- 时钟信号达到模块的主输出和模块的寄存器下游的时钟管脚吗?
- 不:此时钟是完全内部的,不需要做任何事情。
- 是:在此模块的输出管脚上创建一个与.sdc中定义相匹配的时钟。
- 时钟信号达到模块的主输出和模块的寄存器下游的时钟管脚吗?
- 此模块上没有时钟定义:
- 在此模块中有时钟馈通路径(clock feedthrough path)吗?
- 不:不需要做任何事情。
- 是:在此模块的馈通输出管脚上创建一个新时钟。
- 在此模块中有时钟馈通路径(clock feedthrough path)吗?