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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.4.2.7. 计数器和累加器
受性能限制的环路很少出现在小型简单的计数器中。具有非自然翻转条件(不是2的幂)或者不规则递增的计数器更可能具有受性能限制的关键链。当一个受性能限制的环路出现在一个小型计数器(大概8比特或更少)中时,要将计数器作为一个完全解码的状态机来进行写操作,这取决于控制计数器的所有输入。计数器仍然包含环路,但它们会更小,而且是不受性能限制的。当计数器很小(大概8比特或更少)时,Fitter会实现单一LAB中的计数器。由于所有逻辑都并拢布置在一块,所有此实现使计数器运行很快。
您也可以使用环路展开(loop unrolling)来提高计数器性能。
图 71. 计数器和累加器环路在计数器和累加器环路中,寄存器的新值取决于其旧值。这包括诸如LFSR (线性反馈移位寄存器)和格雷码计数器的变体。