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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.2.2.3. 带时序异常的时钟使能
Compiler不能重定时那些是多周期或者假路径时序异常的端点的寄存器。时钟使能有时用于创建以主时钟频率的一半或四分之一运行的子域。有时这些时钟能够控制一条单一路径,其逻辑每隔一个周期都会改变。因为您通常使用时序异常来缓解时序,所以这种情况不是一个问题。如果时钟使能验证长数据路径和慢数据路径,并且该路径仍然遇到时序问题,那么要在数据路径中添加一个寄存器级。删除路径上的多周期时序约束。 Hyper-Aware CAD流程支持Retimer通过重新定时路径来改进时序。