仅对英特尔可见 — GUID: mtr1430270750070
Ixiasoft
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5.2.1.1. 不足寄存器实例(insufficient Registers Example)
以下屏幕截图显示了Retiming Limit Details报告的相关部分以及关键链中的逻辑。
Retiming Limit Details报告指出clk域的性能没有满足时序要求。
电路中有一个交叉开关,通过一级输入寄存器,一级输出寄存器和纯组合逻辑来布线信号实现的。输入和输出寄存器有异步复位。因为交叉开关中的多路复用器不是流水线的,所以实现效率低下,性能有限。
在Post-Fit Technology Map Viewer中的关键链中,关键链从输入寄存器,通过组合逻辑云,到输出寄存器。关键链只包含一条寄存器到寄存器路径。
在 包含Hyper-Retimer期间报告的不足寄存器的关键链中,第1行显示了Path Info列中的时序限制。第33行也列出了一个时序限制。两个寄存器上的异步复位导致重定时限制。
关键链单元与Technology Map Viewer之间的相关性显示了关键链单元与Technology Map Viewer示例之间的相关性。
关键链报告中的行号 | Technology Map Viewer中的电路单元 |
---|---|
1-2 | din_reg[0][0]源寄存器和其输出 |
3-9 | din_reg[0][0]与Mux_0~20之间的FPGA布线架构,crossbar中mux的第一阶段 |
10-11 | 实现Mux_0~20的组合逻辑 |
12-15 | Mux_0~20与Mux_0~24之间的布线,crossbar中mux的第二阶段 |
16-17 | 实现Mux0~24的组合逻辑 |
18-20 | Mux0~24与Mux0~40之间的布线,crossbar中mux的第三阶段 |
21-22 | 实现Mux_0~40的组合逻辑 |
23-29 | Mux_0~40与Mux_0~41之间的布线,crossbar中mux的第四阶段 |
30-31 | 实现Mux_0~41的组合逻辑 |
32-33 | dout_reg[16][0] |
在包含Hyper-Retimer期间报告的不足寄存器的关键链中的关键链报告中 ,有11行列出了Register列中的旁路Hyper-Register。旁路的Hyper-Register表明使用Hyper-Register的位置,如果链中有更多的寄存器或者端点没有限制。如果端点没有限制,那么Compiler将端点寄存器或者关键链外部的其他寄存器重定时到关键链中。如果RTL设计通过交叉开关包含更多寄存器,那么就有Compiler能够重定时的更多寄存器。Fast Forward编译还可以插入更多寄存器以提高性能。
在关键链报告中,第2行到第32行的Path Info列中列出了"Long Path (Critical)"。这表示路径太长而无法在列出的频率之上运行。"Long Path"标识还与关键链的Short Path/Long Path类型相关。请参考Short Path/Long Path部分来了解详细信息。此标识(Critical)存在于关键链的一个register-to-register分段上。(Critical)标识表明register-to-register路径是时钟域中最关键的时序路径。
Register ID列在第1行包含一个"#1",在第33行包含一个"#2"。Register ID列中的信息有助于解释更复杂的关键链。关于详细信息,请参考复杂关键链部分。
包含Hyper-Retimer期间报告的不足寄存器的关键链中的Element列显示了关键链中每个步骤中的电路单元或者布线资源的名称。您可以右键点击这些名称将它们复制或者通过Locate选项交叉探测到 英特尔® Quartus® Prime软件的其他部分中。