仅对英特尔可见 — GUID: mtr1430270814114
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.10. 包括双时钟存储器的关键链
Hyper-Retiming不通过双时钟存储器重定时寄存器。因此,Compiler可以将两个双时钟FIFO或存储器之间的功能块报告为关键链。报告指定了寄存器不足的限制原因,即使在Fast Forward之后也是如此。
如果限制原因是Insufficient Registers,并且链位于双时钟存储器之间,那么可以对功能模块添加流水线级。或者,在RTL中添加一组寄存器(a bank of registers),然后是Compiler能够平衡寄存器。请参考Hyper-Pipelining (添加流水线寄存器),添加流水线级和移除异步复位和附录A:可参数化的流水线模块来了解流水线技术和实例。
两个单时钟FIFO之间的功能模块不受此行为影响,因为FIFO存储器是单时钟。Compiler能够重定时单时钟存储器上的寄存器。此外,双时钟FIFO与寄存器件I/O之间的功能模块不受此行为影响,因为Fast Forward Compile能通过器件I/O上的寄存器将寄存器拉进功能模块。