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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.2.2.2. 高扇出时钟使能
要尽量避免高扇出信号。高扇出时钟使能驱动大量逻辑。逻辑的数量非常大,以至于您重新定时的寄存器会根据其特定需求在时钟启用路径上下推或上拉寄存器。这种推拉可能导致沿时钟使能线的冲突。这种情况类似于同步复位汇总部分中的主动重定时(aggressive retiming)。该部分讨论的一些方法(如复制使能逻辑)也有助于解决沿时钟使能线的冲突。
您通常使用这些高扇出信号来禁止运行大量逻辑。 FIFO的满标志变高时可能会出现这些信号。您可以经常设计这些信号。例如,您可以设计FIFO提前几个时钟周期指定almost full,并允许时钟使能几个时钟周期以传播回禁用的逻辑。如有必要,您可以将这些额外的寄存器重定时到逻辑中。
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