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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.4.1. 限制关键链环路的实例
以下屏幕截图显示了Fast Forward Details报告的相关面板以及关键链中包含的逻辑。
图 116. Fast Forward Details Report显示Hyper-Optimization的限制原因是一个环路
在图 117中,起点和终点的Register ID是相同的,都是#1。这种情况表明链的起点和终点是相同的,从而产生一个环路(loop)。
图 117. 包括环路的关键链(lines 1-34)
图 118. 包括环路的关键链(lines 35-65)
图 119显示Addr_wr[0]寄存器的输出,通过八级组合逻辑反馈到其使能输入。
图 119. Technology Map Viewer中的关键链
此图未显示Addr_wr[0]寄存器的逻辑锥的其他输入。关键链的源代码显示了源的部分和Addr_wr寄存器的一些输入。
关键链的源代码
assign Add_wr_pluse =Add_wr+1; assign Add_wr_pluse_pluse =Add_wr+4; always @ (Add_wr_pluse or Add_rd_ungray) if (Add_wr_pluse==Add_rd_ungray) Full =1; else Full =0; always @ (posedge Clk_SYS or posedge Reset) if (Reset) Add_wr <= 0; else if (Wr_en&&!Full) Add_wr <= Add_wr +1;