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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.4. 环路(loop)
环路是电路中的反馈路径。当一个电路被大量流水线化时,环路通常是通过寄存器重定时来提高设计fMAX 的限制原因。环路可以非常短,只包含单个寄存器,环路也可以很长,包含几十个寄存器和组合逻辑云。divide-by-two配置中的寄存器是一个短环路。
图 111. 简单环路
当关键链是一个反馈环路时,寄存器重定时不能更改环路中的寄存器数量(在不改变功能性的情况下)。在不改变功能性的情况下,寄存器可以对一个环路进行重定时,但在环路中添加寄存器会改变功能性。要探索性能上的提升,Fast Forward Compile进程在电路的特定边界(例如时钟域边界)上添加了寄存器。
图 112. FIFO流控环路在FIFO流控环路中,当FIFO变满时,上游处理停止,当FIFO为空时,下游进程停止。
图 113. 计数器和累加器环路在计数器和累加器环路中,寄存器的新值取决于旧值。这包括诸如LFSR (线性反馈移位寄存器)和格雷码计数器的变体。
图 114. 状态机环路在状态机环路中,下一状态取决于电路的当前状态。
图 115. 复位电路环路复位电路环路包括监控逻辑,在错误情况下进行复位。
使用环路通过硬件重用来节省面积。被重复使用几个周期的组件通常包括环路。这样的组件包括CRC计算,过滤器,浮点分频器,和字对齐器。封闭环路反馈设计(例如IIR滤波器和用于远程radiohead设计的发送器功率的自动增益控制)也使用环路。