Intel® Hyperflex™ 体系结构高性能设计手册

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ID 683353
日期 10/04/2021
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文档目录
文档目录 x
1. Intel® Hyperflex™ FPGA体系结构介绍 2. Intel® Hyperflex™ 体系结构RTL设计指南 3. 编译 Intel® Hyperflex™ 体系结构设计 4. 设计实例演练(Design Example Walk-Through) 5. 重定时限制和解决方法 6. 优化实例 7. Intel® Hyperflex™ 体系结构移植指南 8. 附录 9. Intel® Hyperflex™ 体系结构高性能设计手册存档 10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
1. Intel® Hyperflex™ FPGA体系结构介绍 x
1.1. Intel® Hyperflex™ 体系结构设计概念
2. Intel® Hyperflex™ 体系结构RTL设计指南 x
2.1. 高速设计方法 2.2. Hyper-Retiming (协助寄存器移动) 2.3. Hyper-Pipelining (添加流水线寄存器) 2.4. Hyper-Optimization (优化RTL)
2.1. 高速设计方法 x
2.1.1. 设置一个高速目标 2.1.2. 实验和迭代 2.1.3. 独立地编译组件 2.1.4. 优化子模块 2.1.5. 避免广播信号
2.1.1. 设置一个高速目标 x
2.1.1.1. 速度和时序收敛 2.1.1.2. 速度和延迟
2.2. Hyper-Retiming (协助寄存器移动) x
2.2.1. 复位策略 2.2.2. 时钟使能策略 2.2.3. 综合期间保留寄存器 2.2.4. 时序约束考量 2.2.5. 时钟同步策略 2.2.6. 亚稳态同步器(Metastability Synchronizers) 2.2.7. 初始上电条件 2.2.8. 通过RAM和DSP的重定时
2.2.1. 复位策略 x
2.2.1.1. 移除异步复位(Removing Asynchronous Resets) 2.2.1.2. 全局时钟树上的同步复位 2.2.1.3. I/O端口上的同步复位 2.2.1.4. 复制和流水线同步复位
2.2.2. 时钟使能策略 x
2.2.2.1. 本地化时钟使能 2.2.2.2. 高扇出时钟使能 2.2.2.3. 带时序异常的时钟使能
2.2.4. 时序约束考量 x
2.2.4.1. 优化多周期路径 2.2.4.2. 过约束(Overconstraints)
2.2.5. 时钟同步策略 x
2.2.5.1. 时钟域交叉约束准则(Clock Domain Crossing Constraint Guidelines)
2.2.7. 初始上电条件 x
2.2.7.1. 指定初始存储器条件 2.2.7.2. 初始条件和重定时 2.2.7.3. 初始条件和Hyper-Registers 2.2.7.4. 重定时复位流程(Retiming Reset Sequences)
2.2.7.3. 初始条件和Hyper-Registers x
2.2.7.3.1. 实现时钟门控(Implementing Clock Gating) 2.2.7.3.2. 用于初始条件的 英特尔® Quartus® Prime设置
2.3. Hyper-Pipelining (添加流水线寄存器) x
2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining) 2.3.2. 流水线和延迟 2.3.3. 使用寄存器代替多周期异常
2.3.2. 流水线和延迟 x
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) 2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion)
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) x
2.3.2.1.1. 指定一个对延迟不敏感的伪路径
2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion) x
2.3.2.2.1. 第1步：创建可变延迟模块 2.3.2.2.2. 第2步：例化可变延迟模块 2.3.2.2.3. 第3步：验证自动流水线插入选项 2.3.2.2.4. (可选)无可变延迟模块的自动流水线插入
2.4. Hyper-Optimization (优化RTL) x
2.4.1. 一般优化技术 2.4.2. 优化特定的设计结构
2.4.1. 一般优化技术 x
2.4.1.1. 香农分解(Shannon’s Decomposition) 2.4.1.2. 时间域多路复用(Time Domain Multiplexing) 2.4.1.3. 环路展开(Loop Unrolling) 2.4.1.4. 环路流水线(Loop Pipelining) 2.4.1.5. 预计算
2.4.1.1. 香农分解(Shannon’s Decomposition) x
2.4.1.1.1. 香农分解示例 2.4.1.1.2. 对香农分解识别电路
2.4.1.4. 环路流水线(Loop Pipelining) x
2.4.1.4.1. 环路流水线理论 2.4.1.4.2. 环路流水线演示 2.4.1.4.3. 环路流水线和综合优化
2.4.2. 优化特定的设计结构 x
2.4.2.1. 高速时钟域(High-Speed Clock Domains) 2.4.2.2. 重构环路(Restructuring Loops) 2.4.2.3. 控制信号反压(Control Signal Backpressure) 2.4.2.4. 使用FIFO状态信号的流程控制 2.4.2.5. 包含skid缓冲器的流程控制 2.4.2.6. Read-Modify-Write存储器 2.4.2.7. 计数器和累加器 2.4.2.8. 状态机 2.4.2.9. 储存器 2.4.2.10. DSP模块 2.4.2.11. 一般逻辑 2.4.2.12. 求模与除法 2.4.2.13. 复位 2.4.2.14. 硬件重用 2.4.2.15. 算法要求 2.4.2.16. FIFO 2.4.2.17. 三元加法器(Ternary Adders)
2.4.2.1. 高速时钟域(High-Speed Clock Domains) x
2.4.2.1.1. 可视化时钟网络 2.4.2.1.2. 查看Fitter报告中的时钟网络 2.4.2.1.3. 在Timing Analyzer中查看时钟
2.4.2.9. 储存器 x
2.4.2.9.1. Intel® Hyperflex™ 体系结构真双端口存储器 2.4.2.9.2. 使用简单双端口存储器 2.4.2.9.3. Intel® Hyperflex™ 体系结构简单双端口存储器示例 2.4.2.9.4. 存储器混合端口宽度比率限制 2.4.2.9.5. 未寄存的RAM输出
3. 编译 Intel® Hyperflex™ 体系结构设计 x
3.1. 独立编译子模块 3.2. Design Assistant设计规则检查
3.2. Design Assistant设计规则检查 x
3.2.1. 编译期间运行Design Assistant 3.2.2. 在分析模式下运行Design Assistant
3.2.2. 在分析模式下运行Design Assistant x
3.2.2.1. 从Design Assistant到可视化工具的交叉探测 3.2.2.2. 从Chip Planner运行Design Assistant 3.2.2.3. 从Timing Analyzer运行Design Assistant
4. 设计实例演练(Design Example Walk-Through) x
4.1. 中值滤波器设计实例
4.1. 中值滤波器设计实例 x
4.1.1. 步骤1：编译基本设计 4.1.2. 步骤2：添加流水线级和移除异步复位 4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位 4.1.4. 步骤4：优化短路径和长路径条件
5. 重定时限制和解决方法 x
5.1. 设置dont_merge综合属性 5.2. 解读关键链报告(Interpreting Critical Chain Reports)
5.2. 解读关键链报告(Interpreting Critical Chain Reports) x
5.2.1. 不足的寄存器(insufficient Registers) 5.2.2. 短路径/长路径(short path/long path) 5.2.3. 快进限制(Fast Forward Limit) 5.2.4. 环路(loop) 5.2.5. 每个时钟域一个关键链 5.2.6. 相关时钟组中的关键链 5.2.7. 复杂的关键链 5.2.8. 延伸到可定位的节点 5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit) 5.2.10. 包括双时钟存储器的关键链 5.2.11. 关键链比特和总线 5.2.12. 延迟线
5.2.1. 不足的寄存器(insufficient Registers) x
5.2.1.1. 不足寄存器实例(insufficient Registers Example) 5.2.1.2. 优化不足寄存器(Optimizing Insufficient Registers) 5.2.1.3. 包括双时钟存储器的关键链
5.2.2. 短路径/长路径(short path/long path) x
5.2.2.1. Hyper-Register位置不可用 5.2.2.2. 保持优化的实例 5.2.2.3. 优化短路径/长路径 5.2.2.4. 添加寄存器 5.2.2.5. 复制公共节点 5.2.2.6. 数据和控制平面
5.2.3. 快进限制(Fast Forward Limit) x
5.2.3.1. 优化路径限制(Optimizing Path Limit)
5.2.4. 环路(loop) x
5.2.4.1. 限制关键链环路的实例
6. 优化实例 x
6.1. 循环排程器(Round Robin Scheduler)
7. Intel® Hyperflex™ 体系结构移植指南 x
7.1. 设计移植和性能探索 7.2. 顶层设计考量
7.1. 设计移植和性能探索 x
7.1.1. Black-boxing Verilog HDL模块 7.1.2. Black-boxing VHDL模块 7.1.3. 时钟管理 7.1.4. 管脚分配 7.1.5. 收发器控制逻辑 7.1.6. 升级过时的IP内核
8. 附录 x
8.1. 附录A：可参数化的流水线模块 8.2. 附录B：时钟使能和复位
8.2. 附录B：时钟使能和复位 x
8.2.1. 同步复位和限制 8.2.2. 通过时钟使能重定时 8.2.3. 解决短路径
8.2.1. 同步复位和限制 x
8.2.1.1. 同步复位汇总
8.2.2. 通过时钟使能重定时 x
8.2.2.1. 广播控制信号的实例
1. Intel® Hyperflex™ FPGA体系结构介绍
2. Intel® Hyperflex™ 体系结构RTL设计指南
3. 编译 Intel® Hyperflex™ 体系结构设计
4. 设计实例演练(Design Example Walk-Through)
5. 重定时限制和解决方法
6. 优化实例
7. Intel® Hyperflex™ 体系结构移植指南
8. 附录
9. Intel® Hyperflex™ 体系结构高性能设计手册存档
10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

文档版本 英特尔® Quartus® Prime版本 修订内容
2021.10.11 21.3
  • 删除了过时的Hyper-Retimer准备就绪规则 主题。这些规则现在属于其他规则类别。
  • 替换了步骤2：例化可变延迟模块主题中的缺失图。
2021.10.04 21.3
  • 修改了步骤2：例化可变延迟模块，增加了对分区边界限制的解释，约束的正确使用方法以及插图。
2021.06.21 20.1
  • 添加了 英特尔® Agilex™ 器件数据表和 英特尔® Stratix® 10器件数据表的链接。
2020.07.13 20.1
  • 将"Retiming Example – Second Register Pushes out of ALM"图中提到将异步复位改成同步复位。
  • 更新了"初始上电条件"部分，以反映最新的IP和QSF选项的默认状态。
  • 删除了过时的"Synchronous Start System Clock Gating Examples"主题。
2020.05.01 20.1
  • 增添了"Clock Domain Crossing Constraint Guidelines"主题。
  • 在"Metastability Synchronizers"主题中添加了Synchronization Register Chain Length assignment。
2019.12.16 19.4.0
  • 对 英特尔® Agilex™ 器件引用编程文件生成支持。
  • 在"Preserving Registers During Synthesis"主题中添加了详细信息，示例和表格。
  • 在"Reset Strategies"主题中添加了关于复位释放要求的注释和链接。
  • 增添了"Compiling Submodules Independently"主题。
2019.11.15 19.3.0
  • 在"Specifying a Latency-Insensitive False Path"中添加了关于分配优先级的注释。
  • 在"Step 2: Instantiate the Variable Latency Module"中澄清了vlat模块的插入。
2019.11.04 19.3.0
  • 重命名 英特尔® Stratix® 10高性能设计手册，更新并包括 英特尔® Agilex™ 器件。
  • 增添了"使用Design Assistant进行设计规则检查"主题。
  • 增添了"在编译期间运行Design Assistant"主题。
  • 增添了"在分析模式下运行Design Assistant"主题。
  • 增添了"从Design Assistant进行交叉探测"主题。
  • 增添了"从Chip Planner运行Design Assistant"主题。
  • 增添了"从Timing Analyzer运行Design Assistant"主题。
  • 增添了"Hyper-Retimer Readiness规则"主题和特定规则描述的链接。
2019.07.01 19.2.0
  • 改进了截图质量。
  • 更新了"Step 1：Compile the Base Design"。
  • 在"Step 2: Add Pipeline Stages and Remove Asynchronous Resets"中增添了添加5个流水线级的目的的更多详细信息。
  • 少量措辞修改，更新了图表参考。
  • 更新了设计实例文件的链接。
  • 更新了"Synchronous Resets and Limitations"主题中的图。
2018.12.30 18.1.0
  • 增添了可变延迟自动流水线特性的说明。
  • 更新了"Initial Conditions and Hyper-Registers"部分。
  • 增添了新主题"Synchronous Start System Example"。
  • 增添了新主题"Implementing Clock Gating"。
2018.10.04 18.0.0
  • 在"Fast Forward Limit"中作了少量文本变更。
  • 在"Delay Lines"中作了少量文本变更。
2018.10.01 18.0.0
  • 更正了"Retiming through RAMs and DSPs"中的错字。
2018.07.12 18.0.0
  • 更新了Appendix A: Parameterizable Pipeline Modules中的所有代码模板。
  • 将Dual Clock Skid Buffer Example添加到Flow Control with Skid Buffers主题。
  • 更新了各种屏幕截图，以提高结果的可见性和准确性。
2018.06.22 18.0.0 在Loop Pipelining Demonstration中，更正了Original Loop Structure图中的错误。
2018.05.22 18.0.0
  • 将Removing Asynchronous Clears重命名为Removing Asynchronous Resets。
  • 在Removing Asynchronous Resets中，将代码图转换成代码示例并且更正了代码语法。
  • 更新了Removing Asynchronous Resets图中的信号名称以匹配代码示例。
  • 更正了Shannon's Decomposition Example中的语法错误。
  • 将有关包含skid缓冲器的流程控制信息移到新的Flow Control with Skid Buffers主题中。
  • 增强了FIFO Flow Control Loop with Two Skid Buffers图的描述。
  • 阐明了Improved FIFO Flow Control Loop with Almost Full instead of Full FIFO图的描述。
2018.05.07 18.0.0
  • 删除了对dont_touch综合属性的引用。
  • 增添了Retiming through RAMs and DSPs主题和图。
  • 阐明了preserve_syn_only综合属性的使用
  • 更新了 英特尔® Quartus® Prime Pro Edition截图。
  • 更正了Round Robin Scheduler示例中的语法错误。
  • 更新了Retime阶段的描述，包含了传统的寄存器重定时。
2018.02.05 17.1.1 更新了Median Filter设计示例文件的链接。

日期

版本

修订内容
2017.11.06 17.1.0
  • 修改了Design Example Walkthrough步骤和结果。
  • 提供了可用于每个阶段的设计示例的链接。
  • 将逐步设计编译说明移到 英特尔® Quartus® Prime Pro Edition手册的Design Compilation章节中。
  • 增添了Ternary Adders主题和示例。
  • 增添了Loop Pipelining主题和示例。
  • 增添了Reset Sequence Requirement报告的描述。
  • 针对最新的 Intel® 商标约定进行了更新。
2017.05.08 Quartus® Prime Pro v17.1 Stratix® 10 ES Editions
  • 将软件支持版本更新为 Quartus® Prime Pro v17.1 Stratix® 10 ES Editions。
  • 增添了Initial Power-Up Conditions主题。
  • 增添了Retiming Reset Sequences主题。
  • 添加了高速时钟域的指南。
  • 增添了Fitter Overconstraints主题。
  • 描述了Fitter Finalize阶段中的Hold Fix-up。
  • 添加了关于对RAM和DSP模块之间的重定时的Fast Forward编译支持的陈述。
  • 在read-modify-write存储器的描述中添加了关联RAM的详细信息。
  • 添加了Fast Forward Viewer和Hyper-Optimization Advisor的描述。
  • 增添了Advanced HyperFlex Settings主题。
  • 增添了Prevent Register Retiming主题。
  • 增添了Preserve Registers During Synthesis主题。
  • 增添了Fitter Commands主题。
  • 增添了Finalize Stage Reports主题。
  • 在编译流程中将命令行指令替换成新的GUI步骤。
  • 描述了Compilation Dashboard中的并发分析控制。
  • 合并了重复的内容并将附录组合在一起。
  • 更新了图表和屏幕截图。
2016.08.07 2016.08.07
  • 添加了时钟交叉和初始条件时序限制的详细信息。
  • 通过示例描述真双端口存储器支持和存储器宽度比
  • 更新了Design Example Walk-through中的代码样例和叙述
  • 增添了所提供的Design Example文件的引用
  • 针对 Intel® 进行了重命名
  • 针对软件GUI以及功能的最新变更进行了更新。
2016.03.16 2016.03.16 首次公开发布。
二级标题