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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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7.1. 设计移植和性能探索
您可以移植到 Intel® Hyperflex™ 体系结构FPGA对性能提升进行评估。针对 Intel® Hyperflex™ 体系结构FPGA的设计移植仅要求requires进行次要变更。然而,您可以应用其他未要求的non-required变更进一步提高性能。这种性能提升可帮助关闭时序并为设计添加功能。
任何器件移植通常都需要进行一些常规的设计变更。这些变更包括更新PLL,高速I/O管脚和其他器件资源。这些组件的 Intel® Hyperflex™ 体系结构版本具有与以前器件系列相同的常规功能。然而, Intel® Hyperflex™ 体系结构IP组件包括可提高运行速度的功能:
- DSP模块包括流水线寄存器并支持浮点模式。
- 存储器模块包含用于一致性和宽度限制的附加逻辑。
移植过程中的高级步骤包括:
- 选择移植设计中的较低级别的模块,不使用任何专用IP。
- 排除(black-box)任何特殊IP组件,仅保留当前级别所需要的组件。仅保留以下关键模块用于内核性能评估:
- 用于生成时钟的PLL
- 内核模块(逻辑,寄存器,存储器,DSP)
注: 如果从 英特尔® Quartus® Prime软件的以前版本进行设计移植,那么某些 英特尔® FPGA IP可能会因为与当前的软件版本不兼容而需要替换。例如,您不能更新基于IP的收发器,因为基于IP的收发器在不同的器件系列之间各不相同。
- 当排除组件时,要保留模块端口定义。您不能只是将源文件从工程中移除。
- 指定设计中使用的每个组件的端口定义和方向。定义端口失败会导致编译错误。
- 设计综合期间,查看错误消息并纠正缺失的端口或模块定义。
排除模块的最简单方法是清空其功能内容。以下实例显示了在Verilog HDL或VHDL中进行排除(black-boxing)。