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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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3.2.1. 编译期间运行Design Assistant
使能后,Design Assistant会在编译期间中自动运行,并在Compilation Report中报告违反设计规则的情况。
在编译模式下使能或者指定规则检查的参数时,这些规范适在默认情况下应用于在编译模式下运行Design Assistant。如果更改分析模式的规则设置,那么这些设置独立于编译模式下的规则设置。
- 要在编译流程中运行Design Assistant检查,请确保Enable Design Assistant execution during compilation是开启的。
- 要使能或者禁用特定的设计规则检查,请在Name列中开启或者关闭此规则的复选框。如果规则未被选中,那么Design Assistant不会报告此规则的违规。
- 在Parameters域中,请考虑对使能的规则更改默认值。
图 85. Design Assistant规则设置
- 若要在编译期间运行Design Assistant,请从Processing菜单或Compilation Dashboard运行Compiler的一个或多个阶段。
图 86. Compilation Reports中的Design Assistant结果示例
- 要查看每个规则的结果,请在Rules列表中点击相应规则。出现规则描述和设计纠正建议。
图 87. Design Assistant规则违规建议