仅对英特尔可见 — GUID: mwh1409959528162
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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3.2. Design Assistant设计规则检查
英特尔® Quartus® Prime Design Assistant通过减少设计闭合的总迭代次数和在每个阶段进行有针对性的规则检查和指导来最大程度地减少每次迭代的时间来提高生产力。
Design Assistant通过提供违规根源及纠正的建议来检测并帮助您解决设计规则违规问题。避免违反设计规则可以提高设计的可靠性、时序性能和逻辑利用率。
使能后,Design Assistant会自动报告任何违反Intel FPGA建议的一组标准设计准则1的违规行为。您可以在编译期间自动运行Design Assistant,并且报告在整个编译过程中检测到的违规行为。
图 84. Design Assistant建议对设计规则违规进行更正
或者,您可以在分析模式下运行Design Assistant,这使您能够从诸如Chip Planner的其他 英特尔® Quartus® Prime工具启动Design Assistant检查。对于某些规则,Design Assistant支持对Timing Analyzer和 英特尔® Quartus® Prime设计可视化工具进行交叉探测,以进行根本原因的分析和更正。
您可以指定Design Assistant检查哪些规则,从而消除那些对您的设计不重要的规则检查。
1 一组默认的规则用于确保健康的设计,同时又不会显著增加运行时间。