Intel® Hyperflex™ 体系结构高性能设计手册

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ID 683353
日期 10/04/2021
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1. Intel® Hyperflex™ FPGA体系结构介绍 2. Intel® Hyperflex™ 体系结构RTL设计指南 3. 编译 Intel® Hyperflex™ 体系结构设计 4. 设计实例演练(Design Example Walk-Through) 5. 重定时限制和解决方法 6. 优化实例 7. Intel® Hyperflex™ 体系结构移植指南 8. 附录 9. Intel® Hyperflex™ 体系结构高性能设计手册存档 10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
1. Intel® Hyperflex™ FPGA体系结构介绍 x
1.1. Intel® Hyperflex™ 体系结构设计概念
2. Intel® Hyperflex™ 体系结构RTL设计指南 x
2.1. 高速设计方法 2.2. Hyper-Retiming (协助寄存器移动) 2.3. Hyper-Pipelining (添加流水线寄存器) 2.4. Hyper-Optimization (优化RTL)
2.1. 高速设计方法 x
2.1.1. 设置一个高速目标 2.1.2. 实验和迭代 2.1.3. 独立地编译组件 2.1.4. 优化子模块 2.1.5. 避免广播信号
2.1.1. 设置一个高速目标 x
2.1.1.1. 速度和时序收敛 2.1.1.2. 速度和延迟
2.2. Hyper-Retiming (协助寄存器移动) x
2.2.1. 复位策略 2.2.2. 时钟使能策略 2.2.3. 综合期间保留寄存器 2.2.4. 时序约束考量 2.2.5. 时钟同步策略 2.2.6. 亚稳态同步器(Metastability Synchronizers) 2.2.7. 初始上电条件 2.2.8. 通过RAM和DSP的重定时
2.2.1. 复位策略 x
2.2.1.1. 移除异步复位(Removing Asynchronous Resets) 2.2.1.2. 全局时钟树上的同步复位 2.2.1.3. I/O端口上的同步复位 2.2.1.4. 复制和流水线同步复位
2.2.2. 时钟使能策略 x
2.2.2.1. 本地化时钟使能 2.2.2.2. 高扇出时钟使能 2.2.2.3. 带时序异常的时钟使能
2.2.4. 时序约束考量 x
2.2.4.1. 优化多周期路径 2.2.4.2. 过约束(Overconstraints)
2.2.5. 时钟同步策略 x
2.2.5.1. 时钟域交叉约束准则(Clock Domain Crossing Constraint Guidelines)
2.2.7. 初始上电条件 x
2.2.7.1. 指定初始存储器条件 2.2.7.2. 初始条件和重定时 2.2.7.3. 初始条件和Hyper-Registers 2.2.7.4. 重定时复位流程(Retiming Reset Sequences)
2.2.7.3. 初始条件和Hyper-Registers x
2.2.7.3.1. 实现时钟门控(Implementing Clock Gating) 2.2.7.3.2. 用于初始条件的 英特尔® Quartus® Prime设置
2.3. Hyper-Pipelining (添加流水线寄存器) x
2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining) 2.3.2. 流水线和延迟 2.3.3. 使用寄存器代替多周期异常
2.3.2. 流水线和延迟 x
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) 2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion)
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) x
2.3.2.1.1. 指定一个对延迟不敏感的伪路径
2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion) x
2.3.2.2.1. 第1步：创建可变延迟模块 2.3.2.2.2. 第2步：例化可变延迟模块 2.3.2.2.3. 第3步：验证自动流水线插入选项 2.3.2.2.4. (可选)无可变延迟模块的自动流水线插入
2.4. Hyper-Optimization (优化RTL) x
2.4.1. 一般优化技术 2.4.2. 优化特定的设计结构
2.4.1. 一般优化技术 x
2.4.1.1. 香农分解(Shannon’s Decomposition) 2.4.1.2. 时间域多路复用(Time Domain Multiplexing) 2.4.1.3. 环路展开(Loop Unrolling) 2.4.1.4. 环路流水线(Loop Pipelining) 2.4.1.5. 预计算
2.4.1.1. 香农分解(Shannon’s Decomposition) x
2.4.1.1.1. 香农分解示例 2.4.1.1.2. 对香农分解识别电路
2.4.1.4. 环路流水线(Loop Pipelining) x
2.4.1.4.1. 环路流水线理论 2.4.1.4.2. 环路流水线演示 2.4.1.4.3. 环路流水线和综合优化
2.4.2. 优化特定的设计结构 x
2.4.2.1. 高速时钟域(High-Speed Clock Domains) 2.4.2.2. 重构环路(Restructuring Loops) 2.4.2.3. 控制信号反压(Control Signal Backpressure) 2.4.2.4. 使用FIFO状态信号的流程控制 2.4.2.5. 包含skid缓冲器的流程控制 2.4.2.6. Read-Modify-Write存储器 2.4.2.7. 计数器和累加器 2.4.2.8. 状态机 2.4.2.9. 储存器 2.4.2.10. DSP模块 2.4.2.11. 一般逻辑 2.4.2.12. 求模与除法 2.4.2.13. 复位 2.4.2.14. 硬件重用 2.4.2.15. 算法要求 2.4.2.16. FIFO 2.4.2.17. 三元加法器(Ternary Adders)
2.4.2.1. 高速时钟域(High-Speed Clock Domains) x
2.4.2.1.1. 可视化时钟网络 2.4.2.1.2. 查看Fitter报告中的时钟网络 2.4.2.1.3. 在Timing Analyzer中查看时钟
2.4.2.9. 储存器 x
2.4.2.9.1. Intel® Hyperflex™ 体系结构真双端口存储器 2.4.2.9.2. 使用简单双端口存储器 2.4.2.9.3. Intel® Hyperflex™ 体系结构简单双端口存储器示例 2.4.2.9.4. 存储器混合端口宽度比率限制 2.4.2.9.5. 未寄存的RAM输出
3. 编译 Intel® Hyperflex™ 体系结构设计 x
3.1. 独立编译子模块 3.2. Design Assistant设计规则检查
3.2. Design Assistant设计规则检查 x
3.2.1. 编译期间运行Design Assistant 3.2.2. 在分析模式下运行Design Assistant
3.2.2. 在分析模式下运行Design Assistant x
3.2.2.1. 从Design Assistant到可视化工具的交叉探测 3.2.2.2. 从Chip Planner运行Design Assistant 3.2.2.3. 从Timing Analyzer运行Design Assistant
4. 设计实例演练(Design Example Walk-Through) x
4.1. 中值滤波器设计实例
4.1. 中值滤波器设计实例 x
4.1.1. 步骤1：编译基本设计 4.1.2. 步骤2：添加流水线级和移除异步复位 4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位 4.1.4. 步骤4：优化短路径和长路径条件
5. 重定时限制和解决方法 x
5.1. 设置dont_merge综合属性 5.2. 解读关键链报告(Interpreting Critical Chain Reports)
5.2. 解读关键链报告(Interpreting Critical Chain Reports) x
5.2.1. 不足的寄存器(insufficient Registers) 5.2.2. 短路径/长路径(short path/long path) 5.2.3. 快进限制(Fast Forward Limit) 5.2.4. 环路(loop) 5.2.5. 每个时钟域一个关键链 5.2.6. 相关时钟组中的关键链 5.2.7. 复杂的关键链 5.2.8. 延伸到可定位的节点 5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit) 5.2.10. 包括双时钟存储器的关键链 5.2.11. 关键链比特和总线 5.2.12. 延迟线
5.2.1. 不足的寄存器(insufficient Registers) x
5.2.1.1. 不足寄存器实例(insufficient Registers Example) 5.2.1.2. 优化不足寄存器(Optimizing Insufficient Registers) 5.2.1.3. 包括双时钟存储器的关键链
5.2.2. 短路径/长路径(short path/long path) x
5.2.2.1. Hyper-Register位置不可用 5.2.2.2. 保持优化的实例 5.2.2.3. 优化短路径/长路径 5.2.2.4. 添加寄存器 5.2.2.5. 复制公共节点 5.2.2.6. 数据和控制平面
5.2.3. 快进限制(Fast Forward Limit) x
5.2.3.1. 优化路径限制(Optimizing Path Limit)
5.2.4. 环路(loop) x
5.2.4.1. 限制关键链环路的实例
6. 优化实例 x
6.1. 循环排程器(Round Robin Scheduler)
7. Intel® Hyperflex™ 体系结构移植指南 x
7.1. 设计移植和性能探索 7.2. 顶层设计考量
7.1. 设计移植和性能探索 x
7.1.1. Black-boxing Verilog HDL模块 7.1.2. Black-boxing VHDL模块 7.1.3. 时钟管理 7.1.4. 管脚分配 7.1.5. 收发器控制逻辑 7.1.6. 升级过时的IP内核
8. 附录 x
8.1. 附录A：可参数化的流水线模块 8.2. 附录B：时钟使能和复位
8.2. 附录B：时钟使能和复位 x
8.2.1. 同步复位和限制 8.2.2. 通过时钟使能重定时 8.2.3. 解决短路径
8.2.1. 同步复位和限制 x
8.2.1.1. 同步复位汇总
8.2.2. 通过时钟使能重定时 x
8.2.2.1. 广播控制信号的实例
1. Intel® Hyperflex™ FPGA体系结构介绍
2. Intel® Hyperflex™ 体系结构RTL设计指南
3. 编译 Intel® Hyperflex™ 体系结构设计
4. 设计实例演练(Design Example Walk-Through)
5. 重定时限制和解决方法
6. 优化实例
7. Intel® Hyperflex™ 体系结构移植指南
8. 附录
9. Intel® Hyperflex™ 体系结构高性能设计手册存档
10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

5. 重定时限制和解决方法

Compiler会识别出您设计中限制通过Hyper-Retiming进一步优化进行限制的寄存器链。Compiler将这些相关的寄存器到寄存器路径称为关键链。关键链的fMAX 及其相关联的时钟域受限于寄存器到寄存器路径的平均延迟以及像路由线(routing wire)这样的不可分割的电路元件的量化延迟。 有多种情况会导致重定时限制。重定时限制的存在是由于硬件特性，软件行为，或者是设计中固有的。Retiming Limit Details报告阻止进一步重定时的限制性原因，以及组成链的寄存器和组合节点。Fast Forward建议列出了用于移除关键链并使能额外的寄存器重定时的步骤。

在下面的简单关键链图中，红线代表同一关键链。时序限制可以防止寄存器A向前重定时。时序限制也可以防止寄存器B向后重定时。当寄存器A和寄存器B是同一寄存器时会出现环路(loop)。

图 101. 简单关键链

对关键链的Fast Forward建议包括：

  • 降低链中‘Long Paths’的延迟。使用标准时序收敛技术来降低延迟。组合逻辑、次优布局和布线拥塞都能导致路径延迟。
  • 在链中的‘Long Paths’中插入更多流水线级。长路径(long path)是关键链的一部分，具有寄存器间的最大延迟。
  • 增加延迟(或在链中的‘Short Paths’中添加流水线级)。

由于许多其他原因，关键链中的特定寄存器可能会限制性能。Compiler对通过重定时限制进一步优化的原因进行了如下分类：

  • 不足的寄存器(insufficient Registers)
  • 环路(loop)
  • 短路径/长路径(short path/long path)
  • 路径限制(path limit)

在了解了一个特定的关键链限制了设计的性能的原因之后，您可以进行RTL变更来消除此瓶颈并提高性能。

表 10.  面向各种设计条件的Hyper-Register支持
设计条件 Hyper-Register支持
无法保存的初始条件 Hyper-Register的确有初始条件支持。然而，您不能在保留所有寄存器的初始条件阶段(即Hyper-Registers的合并和复制)的同时执行某些重定时操作。如果此条件出现在设计中，那么Fitter就不会重定时这些寄存器。该重定时限制确保了寄存器重定时不会影响设计的功能性。
寄存器有一个异步清零 Hyper-Register仅支持数据和时钟输入。Hyper-Register没有诸如异步清零，预置或使能的控制信号。Fitter不能对具有异步清零的寄存器进行重定时。仅在必要时使用异步清零，例如状态机或者控制逻辑。通常情况下，您可以避免或者移除数据路径大部分的异步清零。
寄存器驱动一个异步信号 该设计条件是任何使用异步复位的设计所固有的。专注于减少使用异步清零进行复位的寄存器的数量。
寄存器具有don’t touch或者preserve属性 Compiler不会对具有这些属性的寄存器进行重定时。如果您使用preserve属性来管理高扇出信号的寄存器复制，那么要尝试移除preserve属性。Compiler可以对每条布线路径(到高扇出寄存器的目的地)上的高扇出寄存器进行重定时。或者，使用dont_merge属性。Compiler重定时ALM、DDIO、单端口RAM和DSP模块中的寄存器。
寄存器是一个时钟源 这种设计条件并不常见，特别是对一个设计的性能关键部分。如果该重定时限制阻止了您实现所需的性能，那么请考虑是否PLL可以生成时钟，而不是寄存器生成时钟。
寄存器是一个分区边界 该条件是那些使用设计分区的设计所固有的。如果该重定时限制阻止了您实现所需的性能，那么请在分区边界内添加额外的寄存器以用于Hyper-Retiming。
寄存器是一个由ECO操作修改的模块类型 该限制并不常见。通过在设计源中进行功能更改并重新编译(而不是执行ECO)可以避免该限制。
寄存器位置是一个未知模块 该限制并不常见。您通常可以通过添加与指定模块类型相邻的额外寄存器来解决该限制条件。
寄存器在RTL中被描述为一个锁存器 Hyper-Register不能实现锁存器。由于RTL编码问题(例如不完整的分配)，Compiler会推断出锁存器。如果您不打算实现一个锁存器，那么需要更改RTL。
寄存器的位置在I/O边界上 所有设计都包含I/O，但是您可以在I/O边界旁边添加额外的流水线级，以实现Hyper-Retiming。
组合节点是由一个特殊的源提供的 这种条件并不常见，特别是对于一个设计中的性能关键部分。
寄存器由一个本地布线的时钟驱动 只有专用的时钟网络为Hyper-Register提供时钟。使用布线架构来分配时钟信号是不常见的，特别是对于一个设计中的性能关键部分。可以考虑改为实现一个小的时钟区域。
寄存器是一个时序异常端点 Compiler不会对那些是.sdc约束的源或目标的寄存器进行重定时。
带反相的输入或输出的寄存器 这种条件并不常见。
寄存器是一个同步器链的一部分 Fitter优化了同步器链以增加平均故障间隔时间(MTBF)，并且Compiler不会对检测到或标记为同步器链一部分的寄存器重定时。在与同步器链相邻的时钟域边界处添加更多流水线级，以提供重定时的灵活性。或者，您可以减少特定同步器链的检测数量Synchronization Register Chain Length(默认为3)。在某些情况下，同步器链不是必需的，也不应该进行推断。
对开始或结束于寄存器的路径有多个周期要求的寄存器(跨时钟边界) 凡是寄存器以一个频率锁存某时钟上的数据，而扇出到运行在另一个频率上的寄存器时，跨时钟边界上就会出现该情况。Compiler不会对跨时钟边界上的寄存器重定时。请考虑在时钟域边界的一侧(或另一侧)添加额外的流水线级，以对重定时提供更大灵活性。

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解读关键链报告(Interpreting Critical Chain Reports)

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