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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.1.3. 独立地编译组件
若想要尽早识别和优化性能瓶颈,您可以将设计子组件作为独立实体进行编译。通过单个的组件编译,您可以孤立地测试和优化组件,从而避开了运行时(runtime)及整个系统的复杂性。
为每个组件所需的速度建立一个裕量。例如,当目标定为20%的时序裕量时,裕量为19.5%的的组件是失败的。时序裕量的目标要基于不同的组件。例如,对于代表一半芯片的高级组件,可以允许10%的时序裕量。但是,如果规则不明确,那么裕量可能无效。
使用Chip Planner可视化系统级视图。以下Chip Planner视图显示了一个使用器件上5%的逻辑(中央橙色)和使用25%的M20K模块块(红色带状)的组件。
图 3. Chip Planner中的M20K分布
Chip Planner系统视图表明资源比率没有异常。但是,布线拥塞很明显。橙色存储器控制逻辑通过在一个很大的物理范围内扇出来连接到所有的存储器模块。单从操作上讲,此设计是令人满意的,但是当不相关的逻辑单元占据介于中间的区域时,此设计就会变得不尽人意。重构此模块以物理分布控制逻辑可以更好地解决这种高层次问题。