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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.4.1.1.2. 对香农分解识别电路
香农分解是在那些可以重新安排很多输入来控制最终选择阶段的电路的良好解决方案。在重构逻辑以使用一组输入来控制选择阶段的同时要留意新的逻辑深度。理想情况下,到选择信号的逻辑深度类似于到选择器输入的逻辑深度。实际上,由于很难完美地平衡驱动每个逻辑云的输入数量,因此存在逻辑深度上的差异。
香农分解也是具有逻辑圆锥中的一个或两个信号(非常关键的信号)的电路的良好解决方案,其他的都是静态的,或者优先权很低。
香农分解能够导致显著的面积成本,特别是在函数很复杂时。如本文档所述,也存在较低面积成本的其他优化技术。