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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.2.1. 复位策略
本节提供了使用复位信号时实现最佳性能的技术建议。
在配置完成前要使设计保持在复位状态,必须实现Reset Release 英特尔® FPGA IP或者INIT_DONE信号(通过管脚回送)。关于器件复位的详细信息,请参考 英特尔® Agilex™ 配置用户指南 或者 英特尔® Stratix® 10配置用户指南。
要实现最佳性能,除非必要,否则要避免复位(异步和同步)。由于Hyper-Registers没有异步复位,因此Compiler不能将带有异步复位的寄存器重定时到Hyper-Register位置。
使用同步复位(而不是异步复位)可以支持寄存器的重定时。请参考同步复位和限制部分获得关于同步清零寄存器的重定时行为的详细信息。您设计中的某些寄存器需要同步或异步复位,但必须尽可能的减少数量以获得最佳性能。