仅对英特尔可见 — GUID: krd1544540372853
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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.2.2.1. 第1步:创建可变延迟模块
您可以使用 英特尔® Quartus® Prime软件中的Hyper-Pipelining Variable Latency Module模板(hyperpipe_vlat)创建可变延迟模块,用于自动流水线插入。
hyperpipe_vlat模块包含一个单一流水线级。Hyper-Retimer将相同数量的流水线级添加到 hyperpipe_vlat模块的一个实例中的所有比特中。模块包含如下自定义参数:
- WIDTH—指定总线宽度,默认值为1。
- MAX_PIPE—指定Hyper-Retimer可以在此实例上添加的最大流水线级数。此值必须介于1和100之间(包括1和100)。默认值为100。
Hyper-Pipelining可变延迟模块模板
在 英特尔® Quartus® Prime软件中按照以下步骤创建一个可变延迟模块:
- 点击File > New创建一个新的Verilog HDL或者VHDL设计文件。
- 右击新的文件,然后点击Insert Template。
- 选择Verilog HDL (or VHDL) > Full Designs > Pipelining > Hyper-Pipelining Variable Latency Module,然后点击Enter和Close。模块模板插入到文件中。
- 当例化hyperpipe_vlat模块时对WIDTH和MAX_PIPE参数指定相应值。
- 保存文件。