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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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3.2.2.1. 从Design Assistant到可视化工具的交叉探测
Design Assistant可以在各种 英特尔® Quartus® Prime设计可视化工具中进行从规则违规到源的交叉探测。以下示例演示了从交叉探测位置进行扩展以进行违规分析。
下面示例显示了从TMC-20010 Logic Level Depth规则违规到RTL Viewer的交叉探测:
- 当Design Assistant报告规则TMC-20010的FAIL状态时,您可以在Design Assistant报告中右键单击任何违规,然后单击Locate Node > Locate in RTL Viewer。
图 88. 在RTL Viewer中定位
交叉探测使您能够在RTL Viewer中找到驱动寄存器。
图 89. RTL Viewer中的Driver Register - 然后,要完全可视化逻辑电平深度,请右键单击寄存器,然后单击Filter以显示寄存器的Sources and Destinations。
图 90. 扩展连接