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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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3.2.2.3. 从Timing Analyzer运行Design Assistant
当优化时序路径和其他时序条件时,您可以直接从Timing Analyzer运行Design Assistant来提供帮助。当从Timing Analyzer运行Design Assistant时,Design Assistant被预设为仅检查与时序分析相关的规则。
请按照以下步骤从Timing Analyzer运行Design Assistant:
- 通过至少Compiler的Plan阶段来编译设计。
- 从Compilation Dashboard打开Timing Analyzer (Compiler阶段)
- 在Timing Analyzer中,点击Reports > Design Assistant > Report DRC...。然后Report DRC(设计规则检查)对话框打开。
- 在Rules下,通过删除复选标记来禁用那些对分析不重要的规则。
- 考虑是否在Parameters域中调整规则参数值。
图 94. Report DRC (设计规则检查)对话框
- 确认Report panel name并可选择指定一个输出File name。
- 点击Run。Results报告生成并出现在Report窗格和主Compilation Report中。
图 95. Timing Analyzer Report窗格中的Design Assistant报告