Intel® Hyperflex™ 体系结构高性能设计手册

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ID 683353
日期 10/04/2021
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1. Intel® Hyperflex™ FPGA体系结构介绍 2. Intel® Hyperflex™ 体系结构RTL设计指南 3. 编译 Intel® Hyperflex™ 体系结构设计 4. 设计实例演练(Design Example Walk-Through) 5. 重定时限制和解决方法 6. 优化实例 7. Intel® Hyperflex™ 体系结构移植指南 8. 附录 9. Intel® Hyperflex™ 体系结构高性能设计手册存档 10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史
1. Intel® Hyperflex™ FPGA体系结构介绍 x
1.1. Intel® Hyperflex™ 体系结构设计概念
2. Intel® Hyperflex™ 体系结构RTL设计指南 x
2.1. 高速设计方法 2.2. Hyper-Retiming (协助寄存器移动) 2.3. Hyper-Pipelining (添加流水线寄存器) 2.4. Hyper-Optimization (优化RTL)
2.1. 高速设计方法 x
2.1.1. 设置一个高速目标 2.1.2. 实验和迭代 2.1.3. 独立地编译组件 2.1.4. 优化子模块 2.1.5. 避免广播信号
2.1.1. 设置一个高速目标 x
2.1.1.1. 速度和时序收敛 2.1.1.2. 速度和延迟
2.2. Hyper-Retiming (协助寄存器移动) x
2.2.1. 复位策略 2.2.2. 时钟使能策略 2.2.3. 综合期间保留寄存器 2.2.4. 时序约束考量 2.2.5. 时钟同步策略 2.2.6. 亚稳态同步器(Metastability Synchronizers) 2.2.7. 初始上电条件 2.2.8. 通过RAM和DSP的重定时
2.2.1. 复位策略 x
2.2.1.1. 移除异步复位(Removing Asynchronous Resets) 2.2.1.2. 全局时钟树上的同步复位 2.2.1.3. I/O端口上的同步复位 2.2.1.4. 复制和流水线同步复位
2.2.2. 时钟使能策略 x
2.2.2.1. 本地化时钟使能 2.2.2.2. 高扇出时钟使能 2.2.2.3. 带时序异常的时钟使能
2.2.4. 时序约束考量 x
2.2.4.1. 优化多周期路径 2.2.4.2. 过约束(Overconstraints)
2.2.5. 时钟同步策略 x
2.2.5.1. 时钟域交叉约束准则(Clock Domain Crossing Constraint Guidelines)
2.2.7. 初始上电条件 x
2.2.7.1. 指定初始存储器条件 2.2.7.2. 初始条件和重定时 2.2.7.3. 初始条件和Hyper-Registers 2.2.7.4. 重定时复位流程(Retiming Reset Sequences)
2.2.7.3. 初始条件和Hyper-Registers x
2.2.7.3.1. 实现时钟门控(Implementing Clock Gating) 2.2.7.3.2. 用于初始条件的 英特尔® Quartus® Prime设置
2.3. Hyper-Pipelining (添加流水线寄存器) x
2.3.1. 传统对超级流水线(Conventional versus Hyper-Pipelining) 2.3.2. 流水线和延迟 2.3.3. 使用寄存器代替多周期异常
2.3.2. 流水线和延迟 x
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) 2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion)
2.3.2.1. 可变延迟位置的流水线操作(Pipelining at Variable Latency Locations) x
2.3.2.1.1. 指定一个对延迟不敏感的伪路径
2.3.2.2. 自动流水线插入(Automatic Pipeline Insertion) x
2.3.2.2.1. 第1步：创建可变延迟模块 2.3.2.2.2. 第2步：例化可变延迟模块 2.3.2.2.3. 第3步：验证自动流水线插入选项 2.3.2.2.4. (可选)无可变延迟模块的自动流水线插入
2.4. Hyper-Optimization (优化RTL) x
2.4.1. 一般优化技术 2.4.2. 优化特定的设计结构
2.4.1. 一般优化技术 x
2.4.1.1. 香农分解(Shannon’s Decomposition) 2.4.1.2. 时间域多路复用(Time Domain Multiplexing) 2.4.1.3. 环路展开(Loop Unrolling) 2.4.1.4. 环路流水线(Loop Pipelining) 2.4.1.5. 预计算
2.4.1.1. 香农分解(Shannon’s Decomposition) x
2.4.1.1.1. 香农分解示例 2.4.1.1.2. 对香农分解识别电路
2.4.1.4. 环路流水线(Loop Pipelining) x
2.4.1.4.1. 环路流水线理论 2.4.1.4.2. 环路流水线演示 2.4.1.4.3. 环路流水线和综合优化
2.4.2. 优化特定的设计结构 x
2.4.2.1. 高速时钟域(High-Speed Clock Domains) 2.4.2.2. 重构环路(Restructuring Loops) 2.4.2.3. 控制信号反压(Control Signal Backpressure) 2.4.2.4. 使用FIFO状态信号的流程控制 2.4.2.5. 包含skid缓冲器的流程控制 2.4.2.6. Read-Modify-Write存储器 2.4.2.7. 计数器和累加器 2.4.2.8. 状态机 2.4.2.9. 储存器 2.4.2.10. DSP模块 2.4.2.11. 一般逻辑 2.4.2.12. 求模与除法 2.4.2.13. 复位 2.4.2.14. 硬件重用 2.4.2.15. 算法要求 2.4.2.16. FIFO 2.4.2.17. 三元加法器(Ternary Adders)
2.4.2.1. 高速时钟域(High-Speed Clock Domains) x
2.4.2.1.1. 可视化时钟网络 2.4.2.1.2. 查看Fitter报告中的时钟网络 2.4.2.1.3. 在Timing Analyzer中查看时钟
2.4.2.9. 储存器 x
2.4.2.9.1. Intel® Hyperflex™ 体系结构真双端口存储器 2.4.2.9.2. 使用简单双端口存储器 2.4.2.9.3. Intel® Hyperflex™ 体系结构简单双端口存储器示例 2.4.2.9.4. 存储器混合端口宽度比率限制 2.4.2.9.5. 未寄存的RAM输出
3. 编译 Intel® Hyperflex™ 体系结构设计 x
3.1. 独立编译子模块 3.2. Design Assistant设计规则检查
3.2. Design Assistant设计规则检查 x
3.2.1. 编译期间运行Design Assistant 3.2.2. 在分析模式下运行Design Assistant
3.2.2. 在分析模式下运行Design Assistant x
3.2.2.1. 从Design Assistant到可视化工具的交叉探测 3.2.2.2. 从Chip Planner运行Design Assistant 3.2.2.3. 从Timing Analyzer运行Design Assistant
4. 设计实例演练(Design Example Walk-Through) x
4.1. 中值滤波器设计实例
4.1. 中值滤波器设计实例 x
4.1.1. 步骤1：编译基本设计 4.1.2. 步骤2：添加流水线级和移除异步复位 4.1.3. 步骤3：添加更多的流水线级和移除全部异步复位 4.1.4. 步骤4：优化短路径和长路径条件
5. 重定时限制和解决方法 x
5.1. 设置dont_merge综合属性 5.2. 解读关键链报告(Interpreting Critical Chain Reports)
5.2. 解读关键链报告(Interpreting Critical Chain Reports) x
5.2.1. 不足的寄存器(insufficient Registers) 5.2.2. 短路径/长路径(short path/long path) 5.2.3. 快进限制(Fast Forward Limit) 5.2.4. 环路(loop) 5.2.5. 每个时钟域一个关键链 5.2.6. 相关时钟组中的关键链 5.2.7. 复杂的关键链 5.2.8. 延伸到可定位的节点 5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit) 5.2.10. 包括双时钟存储器的关键链 5.2.11. 关键链比特和总线 5.2.12. 延迟线
5.2.1. 不足的寄存器(insufficient Registers) x
5.2.1.1. 不足寄存器实例(insufficient Registers Example) 5.2.1.2. 优化不足寄存器(Optimizing Insufficient Registers) 5.2.1.3. 包括双时钟存储器的关键链
5.2.2. 短路径/长路径(short path/long path) x
5.2.2.1. Hyper-Register位置不可用 5.2.2.2. 保持优化的实例 5.2.2.3. 优化短路径/长路径 5.2.2.4. 添加寄存器 5.2.2.5. 复制公共节点 5.2.2.6. 数据和控制平面
5.2.3. 快进限制(Fast Forward Limit) x
5.2.3.1. 优化路径限制(Optimizing Path Limit)
5.2.4. 环路(loop) x
5.2.4.1. 限制关键链环路的实例
6. 优化实例 x
6.1. 循环排程器(Round Robin Scheduler)
7. Intel® Hyperflex™ 体系结构移植指南 x
7.1. 设计移植和性能探索 7.2. 顶层设计考量
7.1. 设计移植和性能探索 x
7.1.1. Black-boxing Verilog HDL模块 7.1.2. Black-boxing VHDL模块 7.1.3. 时钟管理 7.1.4. 管脚分配 7.1.5. 收发器控制逻辑 7.1.6. 升级过时的IP内核
8. 附录 x
8.1. 附录A：可参数化的流水线模块 8.2. 附录B：时钟使能和复位
8.2. 附录B：时钟使能和复位 x
8.2.1. 同步复位和限制 8.2.2. 通过时钟使能重定时 8.2.3. 解决短路径
8.2.1. 同步复位和限制 x
8.2.1.1. 同步复位汇总
8.2.2. 通过时钟使能重定时 x
8.2.2.1. 广播控制信号的实例
1. Intel® Hyperflex™ FPGA体系结构介绍
2. Intel® Hyperflex™ 体系结构RTL设计指南
3. 编译 Intel® Hyperflex™ 体系结构设计
4. 设计实例演练(Design Example Walk-Through)
5. 重定时限制和解决方法
6. 优化实例
7. Intel® Hyperflex™ 体系结构移植指南
8. 附录
9. Intel® Hyperflex™ 体系结构高性能设计手册存档
10. Intel® Hyperflex™ 体系结构高性能设计手册修订历史

8.2.1. 同步复位和限制

将异步复位转换成同步复位会减轻重定时限制，但不会移除所有性能限制。ALM寄存器的专用LAB-wide信号通常用于同步清零。此信号的扇出决定了综合(synthesis)期间此信号的使用。Compiler通常实现包含逻辑中小扇出的同步清零。较大扇出使用此专用信号。即便综合使用同步清零，Compiler仍然将寄存器重定时到Hyper-Registers中。ALM寄存器的旁路模式使能此功能。当Compiler旁路寄存器时，sclr信号和其他控制信号仍然能够被访问。

在下面实例中，LAB-wide同步清零驱动多个ALM寄存器。同步清零路径上的Hyper-Register可用于每个寄存器。

图 134. 同步复位的重定时实例圆圈代表Hyper-Registers，矩形代表ALM寄存器。未填充的部分代表空闲的位置，蓝色填充的部分表示已经占用。

重定时期间，Compiler将(a)行中的顶端寄存器推进到Hyper-Register中，Compiler通过旁路ALM寄存器来实现此操作，但仍使用驱动此寄存器的SCLR逻辑。当使用LAB-wide SCLR信号时，ALM寄存器必须存在于数据通路上，当不必使用此寄存器。

寄存器重定时将(b)行左边的寄存器推进到它的数据通路中。寄存器推进数据通路和同步清零的信号分割。Compiler必须将此寄存器推到两个网络上，一个在数据通路中，一个在同步清零路径中。这能够实现是因为每个路径都有一个Hyper-Register。

当另一个寄存器向前推进到ALM中时，重定时会更加复杂。如下图所示，来自同步清除端口的寄存器和来自数据路径的寄存器合并在一起。

图 135. 重定时实例– 从ALM中推出的第二个寄存器

由于其他寄存器共享同步清零路径，因此寄存器会在通往其他同步清零端口的路径上分离。

图 136. 重定时实例–寄存器在通往其他同步清零端口的路径上分离


在下图中，同步清零上的Hyper-Register正在被使用，不能接受另一个寄存器。Compiler不能再次通过ALM重定时此寄存器。

图 137. 重定时实例–同步清零上的冲突


两个主要体系结构组件通过同步向前清零或者同步向后清零来使ALM寄存器移动：

  • 旁路ALM寄存器的能力
  • 同步清零路径上的Hyper-Register

如果推进更多的寄存器，那么重时序会变得困难。与转换到同步复位相比，通过异步复位移除能够实现更好的性能提升。由于同步清零的广播特性，因此同步清零通常很难重定时。


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同步复位汇总

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