仅对英特尔可见 — GUID: mtr1423179430107
Ixiasoft
2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
仅对英特尔可见 — GUID: mtr1423179430107
Ixiasoft
7. Intel® Hyperflex™ 体系结构移植指南
本章节提供将一个 Stratix® V或者 Intel® Arria® 10设计移植到 Intel® Hyperflex™ 体系结构FPGA的指导原则。这些指导原则使您能够对 Intel® Hyperflex™ 体系结构中的设计优化的优势进行快速评估,而同时又能保留设计的功能意图。
移植需要对设计进行少量修改,但能够实现设计中最关键模块的主要性能提升。
要对性能探索进行实验,需要使用一个不包含外设IP(收发器,存储器等)的大型的第二层模块。在性能探索过程中查看所报告的性能提升。