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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.3.3. 使用寄存器代替多周期异常
通常情况下,设计包含复杂组合逻辑的模块(例如CRC和其他算术功能),这些模块需要多个时钟周期进行处理。您可以通过多周期异常来约束这些模块,这些异常可以放松整个模块的时序要求。您可以在采用 Intel® Hyperflex™ 体系结构FPGA的设计中使用这些模块和约束。请参考多周期路径的设计考量部分来了解详细信息。
或者,您可以在模块中的适当位置插入多个寄存器阶段,Compiler自动对它们进行平衡。例如,如果您要流水线化一个CRC功能,那么您不需要识别要寄存的最优分解和中间项。在输入和输出上添加寄存器,Compiler能够对它们进行平衡。