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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2.2.1. Hyper-Register位置不可用
Fitter可以将单元非常紧密地布局在关键链中,或者以一种无可用的Hyper-Register位置的方式对它们进行布线。当关键链中所有的Hyper-Register位置都被使用时,没有更多的位置可用于进一步优化。
在图 106中,短路径包含两个正在使用的Hyper-Register位置。Element列中有一个或多个以_dff结尾的名称,表明在这些位置的Hyper-Registers正在使用中。_dff代表D flop-flop。没有其他的Hyper-Register位置可用于此链段中。可用的Hyper-Register位置通过Register列中的旁路Hyper-Register入口来表明状态。
图 106. 无可用的Hyper-Register位置的关键链短路径