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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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3.2.2. 在分析模式下运行Design Assistant
您可以直接从Timing Analyzer或者Chip Planner以分析模式启动Design Assistant,以快速运行与这些工具相关的特定规则检查。例如,当从Chip Planner启动Design Assistant时,Design Assistant被预设为仅检查FLP (平面规划) Design Assistant规则的子集。
同样,当从Timing Analyzer启动Design Assistant时,Design Assistant被预设为以仅检查对时序分析有用的规则子集。您可以交叉探测Timing Analyzer和设计可视化工具以确定违规的根本原因。
在分析模式下使能或者指定规则检查的参数时,这些规范适不适用于在编译模式下运行Design Assistant。分析模式的规则设置独立于编译模式下的规则设置。