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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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5.2. 解读关键链报告(Interpreting Critical Chain Reports)
Compiler识别设计中通过Hyper-Retiming限制进一步优化的寄存器链。Compiler将这些相关的寄存器到寄存器的路径称为关键链。关键链的fMAX和其关联的时钟域受寄存器到寄存器路径的平均延迟限制和不可分割的电路元件(如布线)的量化限制。
Retiming Limit Details报告阻止进一步重定时的限制原因,以及组成链的寄存器和组合节点。Fast Forward建议中列出了移除关键链和使能额外寄存器重定时的步骤。
在了解了特定关键链为什么限制您的设计性能之后,您可以进行RTL更改,以消除瓶颈并提高性能。