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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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2.1.2. 实验和迭代
如果设计的性能最初不符合性能要求,那么需要通过设置和设计更改进行实验。 Intel FPGA的可重新编程特性能够通过实验来实现您的目标。随着技术要求的不断增加,设计性能通常变得不足。例如,如果在更广泛的参数化中将现有设计单元应用于新的方面,那么速度性能可能会下降。
在对电路时序进行实验时,实验会暂时中断电路以收集数据点,而不会产生永久性风险。您可以在功能上不合法的位置添加寄存器,以确定对整体时序的影响。如果预期电路满足时序目标,那么可以专注于设计布局规划。
如果一个电路总是太慢(即使是大量插入寄存器时),那么您也可以重新考虑设计的更基本单元。向上或向下移动一个速度等级或者压缩Logic Lock区域中的电路都是调查性能的好方法。