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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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4.5.2. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP参数
Intel® Quartus® Prime Pro Edition软件提供了一个GUI,用于定义和例化一个Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP来复位收发器PHY。
名称 | 范围 | 说明 |
---|---|---|
Tile Type of Native PHY IP | L-Tile ES, L-Tile Production / H-Tile | 指定与Reset Controller连接的tile的类型。 |
Number of transceiver channels | 1-1000 | 指定连接到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的通道数量。范围的上限由FPGA体系结构决定。 |
Number of TX PLLs | 1-1000 | 指定连接到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的TX PLL数量。 |
Input clock frequency | 1-500 MHz | Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的输入时钟。输入时钟的频率单位为MHz。输入时钟频率的上限是时序收敛中达到的频率。 |
Use fast reset for simulation | On /Off | 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP使用减少的复位计数器进行仿真。 因此,当使能此选项时,仿真和硬件中的复位行为是不同的。 |
Sequence RX digital reset after TX digital reset | On /Off | 开启(On)时,IP在RX数字复位之前错开TX数字复位的置低(例如: TX数字复位置低门级(gate)RX数字复位置低)。通常这用于PIPE应用,其中TX PCS必须在RX PCS之前退出复位。 |
Separate interface per channel/PLL | On /Off | 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对每个通道和PLL提供一个单独的复位接口。 |
TX Channel | ||
Enable TX channel reset control | On /Off | 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对TX复位使能控制逻辑和相关状态信号。关闭(Off)时,禁用TX复位控制和状态信号。 |
Use separate TX reset per channel | On /Off | 开启(On)时,每个TX通道均有一个单独的复位。关闭(Off)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对所有通道使用一个共享TX复位控制器。 |
TX digital reset mode | Auto, Manual | 指定pll_locked信号置低时Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP行为。可以使用以下模式:
|
tx_analogreset duration | 1-999999999 | 指定复位输入和所有其它选通条件被移除后继续置位tx_analogreset的时间(单位ns, ttx_analogreset)。该值被四舍五入到最接近的时钟周期。Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP显示一个默认值。 |
tx_digitalreset duration | 1-999999999 | 指定复位输入和所有其它选通条件被移除后继续置位tx_digitalreset的时间(单位ns,ttx_digitalreset)。该值被四舍五入到最接近的时钟周期。Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP显示一个默认值。 |
pll_locked input hysteresis | 0-999999999 | 使用ns指定添加到pll_locked状态输入的迟滞量来过滤pll_locked信号杂散的不可靠的置位。0值不会增加滞带。较高值过滤pll_locked信号上的毛刺。Intel建议迟滞量比tpll_lock_max_time长。 |
Enable pll_cal_busy input port | On/ Off | 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP使能/显示pll_cal_busy输入端口。关闭(Off)时,禁止pll_cal_busy输入端口。 |
RX Channel | ||
Enable RX channel reset control | On /Off | 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,每个RX通道对所有通道使用一个共享的RX复位输入。这意味着,如果其中一个RX通道没有被锁定,那么所有其它的RX通道会保持在复位状态,直到所有RX通道被锁定。数字复位保持置位,直到所有RX通道已获得锁定。 |
Use separate RX reset per channel | On /Off | 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,所有通道共享一个RX复位控制器。 |
RX digital reset mode | Auto, Manual | 指定PLL锁定信号置低时Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP行为。可以使用以下模式:
|
rx_analogreset duration | 1-999999999 | 指定复位输入和所有其它选通条件被移除后继续置位rx_analogreset的时间(单位ns)。该值被四舍五入到最接近的时钟周期。默认值是40 ns。 |
rx_digitalreset duration | 1-999999999 | 指定复位输入和所有其它选通条件被移除后继续置位rx_digitalreset的时间(单位ns)。该值被四舍五入到最接近的时钟周期。默认值是5000 ns。 |
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