L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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4.5.2. 收发器PHY复位控制器 Intel® Stratix® 10 FPGA IP参数

Intel® Quartus® Prime Pro Edition软件提供了一个GUI,用于定义和例化一个Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP来复位收发器PHY。

表 144.  通用选项
名称 范围 说明
Tile Type of Native PHY IP L-Tile ES, L-Tile Production / H-Tile 指定与Reset Controller连接的tile的类型。
Number of transceiver channels 1-1000 指定连接到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的通道数量。范围的上限由FPGA体系结构决定。
Number of TX PLLs 1-1000 指定连接到Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的TX PLL数量。
Input clock frequency 1-500 MHz Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP的输入时钟。输入时钟的频率单位为MHz。输入时钟频率的上限是时序收敛中达到的频率。
Use fast reset for simulation On /Off

开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP使用减少的复位计数器进行仿真。

因此,当使能此选项时,仿真和硬件中的复位行为是不同的。

Sequence RX digital reset after TX digital reset On /Off

开启(On)时,IP在RX数字复位之前错开TX数字复位的置低(例如: TX数字复位置低门级(gate)RX数字复位置低)。通常这用于PIPE应用,其中TX PCS必须在RX PCS之前退出复位。

Separate interface per channel/PLL On /Off 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对每个通道和PLL提供一个单独的复位接口。
TX Channel
Enable TX channel reset control On /Off 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对TX复位使能控制逻辑和相关状态信号。关闭(Off)时,禁用TX复位控制和状态信号。
Use separate TX reset per channel On /Off 开启(On)时,每个TX通道均有一个单独的复位。关闭(Off)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP对所有通道使用一个共享TX复位控制器。
TX digital reset mode Auto, Manual 指定pll_locked信号置低时Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP行为。可以使用以下模式:
  • Auto—每当pll_locked信号置低时,相关联的tx_digitalreset控制器就会自动复位。Intel建议使用这种模式。
  • Manual—当pll_locked信号没有置低时,相关联的tx_digitalreset控制器没有复位,这使您能够选择相应的纠正措施。
tx_analogreset duration 1-999999999

指定复位输入和所有其它选通条件被移除后继续置位tx_analogreset的时间(单位ns, ttx_analogreset)。该值被四舍五入到最接近的时钟周期。Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP显示一个默认值。

tx_digitalreset duration 1-999999999 指定复位输入和所有其它选通条件被移除后继续置位tx_digitalreset的时间(单位ns,ttx_digitalreset)。该值被四舍五入到最接近的时钟周期。Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP显示一个默认值。
pll_locked input hysteresis 0-999999999 使用ns指定添加到pll_locked状态输入的迟滞量来过滤pll_locked信号杂散的不可靠的置位。0值不会增加滞带。较高值过滤pll_locked信号上的毛刺。Intel建议迟滞量比tpll_lock_max_time长。
Enable pll_cal_busy input port On/ Off 开启(On)时,Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP使能/显示pll_cal_busy输入端口。关闭(Off)时,禁止pll_cal_busy输入端口。
RX Channel
Enable RX channel reset control On /Off 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,每个RX通道对所有通道使用一个共享的RX复位输入。这意味着,如果其中一个RX通道没有被锁定,那么所有其它的RX通道会保持在复位状态,直到所有RX通道被锁定。数字复位保持置位,直到所有RX通道已获得锁定。
Use separate RX reset per channel On /Off 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,所有通道共享一个RX复位控制器。
RX digital reset mode Auto, Manual 指定PLL锁定信号置低时Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP行为。可以使用以下模式:
  • Auto—每当rx_is_lockedtodata信号置低时,相关联的rx_digitalreset控制器就会自动复位。
  • Manual—当rx_is_lockedtodata信号置低时,相关联的rx_digitalreset控制器没有复位,这使您能够选择相应的纠正措施。
rx_analogreset duration 1-999999999 指定复位输入和所有其它选通条件被移除后继续置位rx_analogreset的时间(单位ns)。该值被四舍五入到最接近的时钟周期。默认值是40 ns。
rx_digitalreset duration 1-999999999 指定复位输入和所有其它选通条件被移除后继续置位rx_digitalreset的时间(单位ns)。该值被四舍五入到最接近的时钟周期。默认值是5000 ns。