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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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3.11.3. 实现PLL级联
在PLL级联中,第一个PLL的输出将输入参考时钟馈送到第二个PLL。
例如,如果输入参考时钟有固定频率,并且所需数据传输速率不是输入参考时钟的整数倍。在这种情况中,第一个PLL可以用来生成正确的参考时钟频率。这个输出被作为输入参考时钟驱动到第二个PLL。第二个PLL生成所需的数据传输速率要求的时钟频率。
Intel® Stratix® 10器件中的收发器支持fPLL到fPLL和ATX PLL到fPLL级联。第一个PLL(级联源)和第二个PLL(下游PLL)必须在同一24-channel tile中。对于OTN和SDI应用,有一个专用时钟路径用于级联ATX PLL到fPLL。
注: 当fPLL用作级联fPLL(下游fPLL)时,需要在fPLL上进行用户重新校准。请参考User Recalibration部分来了解更多信息。
图 166. PLL级联(PLL Cascading)
实现fPLL到fPLL级联的步骤:
- 例化fPLL IP Core。
- 在Parameter Editor中对fPLL IP core设定下面的设置:
- 将fPLL Mode设置为Cascade Source。
- 设置Desired output clock frequency。
- 例化fPLL IP core (PLL级联配置中的第二个PLL)。请参考Instantiating the fPLL IP Core了解详细步骤。
- 配置第二个fPLL IP core获得所需的数据率和参考时钟频率。将第二个fPLL的参考时钟频率设置到与第一个fPLL的输出频率相同。
- 如上图所示,将fPLL IP core(级联源)连接到fPLL IP core(收发器PLL)。确保实现下列连接:
- fPLL有一个输出端口pll_cascade_clk。将此端口连接到第二个fPLL的pll_refclk0端口。
- 如果输入参考时钟适用于器件上电上,那么在上电校准期间将会级联第一个PLL。需要重新校准第二个PLL。如果输入参考时钟不适用于器件上电上,那么重新运行第一个PLL的校准。正确校准第一个PLL后,重新校准第二个PLL。
注释:
- Native PHY实例不需要特殊的配置。
- 添加ATX PLL到fPLL级联模式,以解决OTN和SDI抖动的要求。在此模式下,ATX PLL在小数模式模式中生成一个相对较高和干净的参考频率。此参考频率驱动fPLL(在整数模式下运行)。整体级联的两个PLL综合一个给定数据速率所需的频率。
- 您可以通过ATX PLL的配置接口更新ATX PLL小数乘法因子值。
- 您可以使用此配置生成单一PLL无法生成的时钟频率。最常用于OTN/SDI应用。
- 在ATX PLL到fPLL级联模式中, ATX PLL的 pll_locked信号不会指示ATX PLL锁定状态。下游fPLL锁定信号指示ATX和fPLL是否都被锁定。