L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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2.4.2.3.3. 基于64B/66B的协议的KR-FEC功能

Enhanced PCS中的KR-FEC模块可用于10GBASE-KR/Ethernet和自定义协议的实现,前提是这些协议是基于64B/66B的。此模块是根据 IEEE802.3 Clause 74 进行设计的,可用于收发器通道的最大数据速率。

例如,您可以实现Superlite II V2协议,此协议在一个有损背板(8 GHz上接近30 dB的IL)上以16 Gbps运行四个绑定的通道,除了RX均衡也使用KR-FEC模块来进一步降低BER。请注意,使用FEC时会产生额外的延迟。对于上面示例中提到的KR-FEC实现,在完整的TX和RX路径中,延迟大约是额外的40个并行时钟周期。延迟数量取决于实际线路速率和用于协议实现的其他PCS模块。有关高速收发器演示设计的更多信息,请参参考Intel FPGA Wiki。

注: Intel FPGA Wiki中的内容按原样提供,不受Intel Corporation支持。

关于KR-FEC模块的详细信息,请参考KR FEC BlocksRX KR FEC Blocks部分。

关于64B/66B编码器和解码器的详细信息,请参考64B/66B Encoder and Transmitter State Machine (TX SM)64B/66B Decoder and Receiver State Machine (RX SM)部分。