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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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4.3.1.5.2. 在CDR手动锁定模式下复位收发器
此列表中的数字与下图中的数字相对应,显示将CDR置于手动锁定模式的步骤。
- 确保校准已完成(rx_cal_busy为低电平),并且收发器遍历初始复位流程。rx_digitalreset和rx_analogreset信号应该是低电平。rx_is_lockedtoref是don't care,可以是高电平或者低电平。rx_is_lockedtodata和rx_ready信号应该是高电平,表明收发器没有处于复位。或者,完成校准后,可以直接开始于手动锁定模式下CDR。
- 置高rx_set_locktoref信号,将CDR切换到lock-to-reference模式。rx_is_lockedtodata状态信号被置低。如果使用用户编码复位,那么在rx_set_lockedtoref被置位同时或之后置高rx_digitalreset信号。当在自动复位模式下使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP时,rx_digitalreset被自动置位。当在手动复位模式下使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP时,在rx_set_lockedtoref置位后,必须手动置位rx_digitalreset。
- 等待rx_digitalreset_stat置位,以确保rx_digitalreset在PCS中成功置位。
- rx_digitalreset_stat信号置位后,rx_ready状态信号被置低。
- CDR被锁定到参考(locked to refenence)后,置高rx_set_locktodata信号tLTR_LTD_Manual (至少15 µs),例如,在置位rx_set_lockedtodata之前,rx_is_lockedtoref应该保持在高电平并且稳定在至少t LTR_LTD_Manual (15 µs)。这需要过滤rx_is_lockedtoref上虚假的故障。rx_is_lockedtodata状态信号置位,表明CDR现在被设为LTD模式。CDR被锁定到参考后,rx_is_lockedtoref状态信号在置高rx_set_locktodata后可以是高电平或低电平,也可以被忽略。
- 在最小的tLTD_Manual后,置低rx_digitalreset信号。
- 等待rx_digitalreset_stat置低,以确保rx_digitalreset在PCS中成功置低。
- 如果使用Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP,那么在rx_digitalreset信号置低后rx_ready状态信号被置位。 这表明接收器现在已准备好通过手动模式下的CDR接收数据。
图 174. CDR处在手动锁定模式时的接收器的复位流程时序图