L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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5.3.2.6.2. Byte Deserializer Deserialize x2模式

deserialize x2模式用在高速应用中(如PCIe Gen1或Gen2协议实现),在这些高速应用中,FPGA架构不能像RX PCS运行的那样快。

在deserialize x2模式中,字节解串器将8-bit,10-bit (当8B/10B编码器未使能时),16-bit和20-bit (当8B/10B编码器未使能时)输入数据分别串化为16-bit,20-bit,32-bit和40-bit数据。当字对齐器的并行数据宽度加倍时,时钟速率会减半。

注: 根据接收器PCS逻辑何时从复位状态释放,字节解串器输出端上的字节排序可能与发送数据的原始字节排序不匹配。由字节解串导致的字节不对称是不可预测的,因为它取决于从复位状态释放时,字节解码器正在接收哪一个字节。在FPGA架构中的实现字节排序逻辑以保留发送数据的顺序。