L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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5.4.2.2. 速率匹配FIFO

在异步系统中,上游发送器和本地接收器可以使用独立的参考时钟进行计时。在从已恢复的时钟域锁存到本地接收器参考时钟域时,大约几百个PPM中的频率差异可能会破坏数据。速率匹配FIFO会补偿这两个时钟域之间较小的时钟频率差,方法是在数据流中插入SKP符号以使FIFO 无法变空,或者删除SKP符号以使FIFO无法变满。

PCI-Express 3.0基本规范定义了SKP有序集(OS)的长度可以是 66、98、130、162或194比特。SKP OS有以下固定比特:2-bit Sync, 8-bit SKP END和一个24-bit LFSR = 34 Bits。速率匹配/时钟补偿模块会添加4个SKP字符(32-bit)以使FIFO无法变空,或者删除4个SKP字符(32-bit)以使FIFO无法变满。如果FIFO接近满,它会在发现SKP时,通过禁用写入操作来删除4个SKP字符(32-bit)。如果FIFO接近空,设计会等待SKP有序集开始,然后停止从FIFO读取数据,并在传出的数据中插入一个 SKP。实际的FIFO core(存储器单元)位于PCS通道中的Shared Memory模块中。

图 221. 速率匹配FIFO