仅对英特尔可见 — GUID: lbs1481871711654
Ixiasoft
仅对英特尔可见 — GUID: lbs1481871711654
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3.1.1.5. ATX PLL IP Core - 参数,设置和端口
参数 | 范围 | 说明 |
---|---|---|
Message level for rule violations |
Error |
指定用于参数违规的消息级别。
|
Protocol mode |
Basic PCIe Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade |
管理VCO的内部设置规则。 这个参数不是一个预置(preset)。您必须对协议设置所有其他参数。SDI_cascade和OTN_cascade是受支持的级联模式配置并使能"ATX to FPLL cascade output port","manual configuration of counters"和"fractional mode"。协议模式 SDI_cascade使能SDI cascade规则检查,OTN_cascade使能OTN cascade规则检查。 |
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Number of PLL reference clocks | 1 to 5 |
指定ATx PLL的输入参考时钟数。 此参数可用于数据速率重配置。 |
Selected reference clock source |
0 to 4 |
指定ATX PLL的初选参考时钟输入。 |
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver |
1_0V, and 1_1V 43 |
选择收发器的VCCR_GXB和VCCT_GXB电源电压。 |
Primary PLL clock output buffer | GX clock output buffer/GXT clock output buffer |
指定哪个PLL输出是初始活动的。 如果选择GX,那么应该使能"Enable PLL GX clock output port"。 如果选择GXT,那么应该使能"Enable PLL GXT clock output port"。 |
Enable GX clock output port (tx_serial_clk) | On/Off |
GX时钟输出端口驱动x1时钟线。对小于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock output buffer"中选择了GX,那么也应该使能此端口。 |
Enable GXT clock output port to above ATX PLL (gxt_output_to_abv_atx) | On/Off |
上面ATX PLL的GXT时钟输出,驱动专用高速时钟线。对大于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock output buffer"中选择了GXT,那么也应该使能此端口。 |
Enable GXT clock output port to below ATX PLL (gxt_output_to_blw_atx) |
On/Off |
下面ATX PLL的GXT时钟输出,驱动专用高速时钟线。对大于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock output buffer"中选择了GXT,那么也应该使能此端口。 |
Enable GXT local clock output port (tx_serial_clk_gxt) |
Off |
GXT本地时钟输出端口,驱动专用高速时钟线。对大于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock output buffer"中选择了GXT,那么也应该使能此端口。 |
Enable GXT clock input port from above ATX PLL (gxt_input_from_abv_atx) |
On/Off |
Above ATX PLL端口的GXT时钟输入端口,驱动专用高速时钟线。对大于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock input buffer"中选择了GXT,那么也应该使能此端口。 |
Enable GXT clock input port from below ATX PLL (gxt_input_from_blw_atx) |
On/Off |
Below ATX PLL端口的GXT时钟输入端口,驱动专用高速时钟线。对大于8.7 GHz的PLL输出频率必须选择此参数。如果在"Primary PLL clock input buffer"中选择了GXT,那么也应该使能此端口。 |
Enable PCIe clock output port |
On/Off |
这是500 MHz固定PCIe时钟输出端口,用于PIPE模式。此端口应该连接到Native PHY IP的"pipe_hclk_in"端口。 |
Enable ATX to FPLL cascade clock output port |
On/Off |
使能ATX到FPLL级联时钟输出端口。此选项选择Fractional模式和"Configure counters manually"选项。OTN_cascade协议模式使能OTN规则检查,SDI_cascade模式使能SDI规则检查。 |
Enable GXT clock buffer to above ATX PLL |
On/Off |
GXT时钟输出端口,驱动above ATX PLL。对大于8.7 GHz的输出频率必须选择此参数。如果在"Primary PLL clock input buffer"中选择了GXT,那么也应该使能此端口。 |
Enable GXT clock buffer to below ATX PLL |
On/Off |
GXT时钟输出端口,驱动below ATX PLL。对大于8.7 GHz的输出频率必须选择此参数。如果在"Primary PLL clock input buffer"中选择了GXT,那么也应该使能此端口。 |
GXT output clock source |
Local ATX PLL Input from ATX PLL above (gxt_input_from_abv_atx) Input from ATX PLL above (gxt_input_from_blw_atx) Disabled |
根据GXT 3:1 mux selection指定哪个GXT时钟输出是活动的。可能的选项是input from above/below ATX PLLs OR local ATX PLL。 |
PLL output frequency |
请参考 Intel® Stratix® 10 Device Datasheet的Transceiver Performance Specifications部分。 |
使用此参数来指定PLL的目标输出频率。 |
PLL output datarate |
请参考GUI |
指定PLL用于的目标数据速率。 |
PLL auto mode reference clock frequency (Integer) |
请参考GUI |
对PLL选择自动模式输入参考时钟频率(整数)。 |
Configure counters manually |
On/Off |
使能PLL计数器的手动控制。仅在ATX到FPLL级联配置中可用。 |
Multiply factor (M-Counter) |
Read only 关于OTN_cascade或SDI_cascade,请参考GUI。 |
显示M-counter值。 指定M-counter值(仅在SDI_cascade或OTN_cascade协议模式)。 |
Divide factor (N-Counter) |
Read only 关于OTN_cascade或SDI_cascade,请参考GUI。 |
显示N-counter值。 关于OTN_cascade或SDI_cascade,请参考GUI。 |
Divide factor (L-Counter) |
Read only |
显示L-counter值。 |
参数 | 范围 | 说明 |
---|---|---|
Include Master Clock Generation Block 44 |
On/Off |
使能时,包括一个Master CGB作为ATX PLL IP core的一部分。PLL输出驱动Master CGB。 此参数用于x6/x24绑定和非绑定模式。 |
Clock division factor |
1, 2, 4, 8 |
生成绑定时钟之前,将master CGB时钟输入分频。 |
Enable x24 non-bonded high-speed clock output port |
On/Off |
使能用于x24非绑定模式的master CGB串行时钟输出端口。 |
Enable PCIe clock switch interface |
On/Off |
使能PCIe时钟切换电路的控制信号。用于PCIe时钟速率切换。 |
Enable mcgb_rst and mcgb_rst_stat ports |
On/Off |
使能mcgb_rst和mcgb_rst_stat端口。当使用L-Tile或H-Tile端口时,对于所有PCIe配置,这些端口必须禁用。 |
Number of auxiliary MCGB clock input ports |
0, 1 |
辅助输入(auxiliary input)用于实现PCIe Gen3 PIPE 协议,在fPLL中不可用。 |
MCGB input clock frequency |
Read only |
显示master CGB的输入时钟频率。 此参数不能由用户设置。 |
MCGB output data rate |
Read only |
显示master CGB的输出数据速率。 此参数不能由用户设置。该值是根据"MCGB input clock frequency"和"Master CGB clock division factor"计算得出的。 |
Enable bonding clock output ports |
On/Off |
使能用于通道绑定的master CGB的tx_bonding_clocks输出端口。 对于绑定设计,需要开启(ON)此选项。 |
PMA interface width |
8, 10, 16, 20, 32, 40, 64 |
指定PMA-PCS接口宽度。 将此值与选择用于Native PHY IP core的PMA接口宽度相匹配。您必须选择一个正确的值以生成Native PHY IP core的绑定时钟。 |
参数 | 范围 | 说明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
使能动态重配置接口。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
使能时,PLL IP包括一个从内部链接到 Avalon® memory-mapped interface slave的嵌入式Native PHY Debug Master Endpoint。NPDME能够访问收发器的重配置空间。它能够使用System Console通过JTAG执行某些测试和调试功能。对于使用多个通道的配置,此选项要求您使能"Share reconfiguration interface"选项,此选项也可能要求系统中包含一个jtag_debug链路。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
使能时,reconfig_waitrequest不通过PreSICE显示 Avalon® memory-mapped interface仲裁的状态。 Avalon® memory-mapped interface仲裁状态会在一个软状态寄存器比特中反映出来。此特性要求使能"Optional Reconfiguration Logic"下的"Enable control and status registers"功能。 |
Enable capability registers |
On/Off |
使能capability寄存器,此寄存器提供关于收发器PLL的配置的高级信息。 |
Set user-defined IP identifier |
0 to 255 |
设置用户定义的数字标识符,以便当capability寄存器使能时,可以从user_identifier偏移读取。 |
Enable control and status registers |
On/Off |
使能软核寄存器,通过嵌入式调试重配置接口在phy接口上读取状态信号和写入控制信号。可用信号包括pll_cal_busy,pll_locked和pll_powerdown。 |
Configuration file prefix |
altera_xcvr_atx_pll_s10 |
使能时,指定用于所生成配置文件的文件前缀。IP的每个变体都应该使用唯一的前缀。 |
Generate SystemVerilog package file |
On/Off |
使能时,IP生成一个SystemVerilog封装文件,命名为"(配置文件前缀)_reconfig_parameters.sv",此文件包含重配置所需的属性值。 |
Generate C header file |
On/Off |
使能时,IP生成一个C header文件,命名为"(配置文件前缀)_reconfig_parameters.h",此文件包含了使用重配置所需的属性值定义的宏。 |
Generate MIF (Memory Initialize File) |
On/Off |
使能时,IP生成一个MIF (Memory Initialization File,存储器初始化文件),命名为"(配置文件前缀)_reconfig_parameters.mif"。MIF以数据格式包含重配置所需的属性值。 |
Enable multiple reconfiguration profiles |
On/Off |
使能时,您可以使用GUI存储多个配置。IP为所有存储的设置文件(profile)生成重配置文件。IP还会检查多个重配置设置文件的一致性,以确保在它们之间可进行重配置。 |
Enable embedded reconfiguration streamer |
On/Off |
使能嵌入式重配置streamer,自动化多个预定义配置设置文件(profile)之间的动态重配置进程。 |
Generate reduced reconfiguration files |
On/Off |
使能时,Native PHY会生成重配置报告文件,其中仅包含多个已配置配置文件之间不同的属性或RAM数据。 |
Number of reconfiguration profiles |
1 to 8 |
指定多个重配置设置文件使能时要支持的重配置设置文件的数量。 |
Store current configuration to profile: |
0 to 7 |
点击"Store profile"按钮时,选择要存储哪个重配置设置文件(reconfiguration profile)。 |
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_refclk0 |
Input |
N/A |
参考时钟输入端口0。 总共有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
Input |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
Input |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
Input |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
Input |
N/A |
参考时钟输入端口4。 |
mcgb_aux_clk0 |
Input |
N/A |
用于PCIe实现,以便在链路速度协商期间在fPLL和ATX PLL之间进行切换。 |
pcie_sw[1:0] |
Input |
Asynchronous |
用于PCIe协议实现的2-bit速率切换控制输入 |
gxt_input_from_abv_atx |
Input |
N/A |
above ATX PLL的GXT时钟输入,驱动专用高速时钟线。 |
gxt_input_from_blw_atx |
Input |
N/A |
below ATX PLL的GXT时钟输入,驱动专用高速时钟线。 |
mcgb_rst |
Input |
N/A |
复位master CGB。当使用L-Tile或H-Tile端口时,对于所有PCIe配置,必须禁用此端口。 |
tx_serial_clk |
Output |
N/A |
GX通道的高速串行时钟输出端口。代表x1时钟网络。 |
pll_locked |
Output |
Asynchronous |
高电平有效状态信号,表明PLL是否被锁定。当选择SDI_cascade或者OTN_cascade协议模式时,ATX PLL的pll_locked信号不会指示ATX PLL锁定状态。下游fPLL锁定信号指示ATX和fPLL是否都被锁定。 |
pll_pcie_clk |
Output |
N/A |
用于PCIe。 |
pll_cal_busy |
Output |
Asynchronous |
状态信号,当进行PLL校准时被置为高电平。 连接到复位控制器IP之前,这个信号与tx_cal_busy或在一起。 |
tx_bonding_clocks[5:0] |
Output |
N/A |
可选的6-bit总线,承载master CGB的低速并行时钟输出。一个绑定组中的每个收发器通道都有6-bit总线。 用于通道绑定,代表x6/x24时钟网络。 |
mcgb_serial_clk |
Output |
N/A |
用于x6/x24非绑定配置的高速串行时钟输出。 |
pcie_sw_done[1:0] |
Output |
Asynchronous |
用于PCIe协议实现的2-bit速率切换状态输出。 |
atx_to_fpll_cascade_clk |
Output |
N/A |
ATX PLL输出时钟用于驱动fPLL参考时钟输入(仅在SDI_cascade或OTN_cascade协议模式下可用)。 |
tx_serial_clk_gxt |
Output |
N/A |
GXT时钟输出,驱动专用高速时钟线。 |
gxt_output_to_abv_atx |
Output |
N/A |
above ATX PLL的GXT时钟输出,驱动专用高速时钟线。 |
gxt_output_to_blw_atx |
Output |
N/A |
below ATX PLL的GXT时钟输出,驱动专用高速时钟线。 |
mcgb_rst_stat |
Output |
N/A |
master CGB的状态信号。当使用L-Tile或H-Tile端口时,对于所有PCIe配置,必须禁用此端口。 |