L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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2.3.16. 收发器PHY PCS-to-Core接口参考端口映射

本节列出了Simplified Data Interface禁用或不可用时Enhanced PCS,Standard PCS和PCS-Direct配置的所有受支持配置的PCS-to-Core端口接口映射的表格。关于PCIe Gen1-Gen3的端口接口映射的信息,请参考PCIe Express章节。当映射某些端口功能到tx_parallel_datarx_parallel_data时请参考这些表格。 Intel® Stratix® 10L-/ H-Tile Transceiver PHY PCS-to-Core接口的每个通道有最大80-bit宽度并行数据总线,包括数据,控制,字标记,PIPE和PMA and PCS状态端口,具有取决于使能的PCS/datapath和收发器配置。

注:Simplified Data Interface使能时,某些端口通过慢速移位寄存器(SSR)或者快速移位寄存器(FSR)。请参考Asynchronous Data Transfer部分来了解关于FSR和SSR的详细信息。
图 29. PCS-Core端口接口