仅对英特尔可见 — GUID: zva1484177654429
Ixiasoft
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6.3.2. 嵌入式重配置流送器(Embedded Reconfiguration Streamer)
对于Transmit PLL IP,您可以通过使用重配置接口写入PLL的控制寄存器来启动重配置操作。流送器模块的控制和状态信号在PLL的软控制和状态寄存器中是存储器映射的。
例如:如果Native PHY IP core有4个通道—逻辑通道0(logical channel 0)到逻辑通道3(logical channel 3)—而您要使用嵌入式重配置流送器重配置逻辑通道3时,必须使用相应比特设置的重配置接口写入逻辑通道3的控制寄存器。
Native PHY IP生成的配置文件也包括Native PHY IP Parameter Editor的Analog PMA settings选项卡。在Native PHY IP Parameter Editor中选择的模拟设置用于在所选配置文件中包含这些设置及其相关设置。
对使用IP指导的重配置流程和使能的嵌入式流送器来执行动态重配置的步骤的完整列表,请参考"执行动态重配置的步骤"。要执行PMA重配置,例如TX PLL切换,CGB分频器切换或者参考时钟切换,请使用"执行动态重配置的步骤"中所介绍的特殊情况下的重配置流程。
请参考Logical View of the L-Tile/H-Tile Transceiver Registers来了解关于嵌入式重配置流送器寄存器和比特设置的详细信息。